JPH0824186B2 - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPH0824186B2 JPH0824186B2 JP61173205A JP17320586A JPH0824186B2 JP H0824186 B2 JPH0824186 B2 JP H0824186B2 JP 61173205 A JP61173205 A JP 61173205A JP 17320586 A JP17320586 A JP 17320586A JP H0824186 B2 JPH0824186 B2 JP H0824186B2
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- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
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- 230000005540 biological transmission Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 以下の順序に従って本発明を説明する。
A.産業上の利用分野 B.発明の概要 C.従来技術［第９図、第10図］ D.発明が解決しようとする問題点［第11図］ E.問題点を解決するための手段 F.作用 G.実施例［第１図乃至第８図］ H.発明の効果 （A.産業上の利用分野） 本発明は電界効果型半導体装置、特に導電体の表面の
絶縁層上に電界効果トランジスタが形成された電界効果
型半導体装置に関する。
絶縁層上に電界効果トランジスタが形成された電界効果
型半導体装置に関する。
（B.発明の概要） 本発明は、導電体の表面の絶縁層上に電界効果トラン
ジスタが形成された電界効果型半導体装置において、 チャンネルのキャリアの移動度を高くして立ち上りあ
るいは立ち下がりを速くするため、 導電体の少なくとも上記電界効果トランジスタの下方
に位置する部分に、その電界効果トランジスタを導通さ
せるときゲート電極に与える電位かそれに近い電位を与
えるようにしたものであり、 従って、本発明電界効果型半導体装置によれば、ゲー
ト電極に電界効果トランジスタをオンさせるゲート電圧
が加わったときにゲート電極と電界効果トランジスタの
下側の導電体との間には電位差が全く生じないか僅かし
か生じないのでチャンネルにはそれと垂直な方向の強い
電界が生じない。依って、チャンネルを通るキャリアの
移動度がチャンネルと垂直な方向の電界によって低くな
ることを回避することができ、電界効果トランジスタを
使った回路（例えばインバータ）の出力の立ち上がりあ
るいは立ち下がりの速度を速くすることができる。
ジスタが形成された電界効果型半導体装置において、 チャンネルのキャリアの移動度を高くして立ち上りあ
るいは立ち下がりを速くするため、 導電体の少なくとも上記電界効果トランジスタの下方
に位置する部分に、その電界効果トランジスタを導通さ
せるときゲート電極に与える電位かそれに近い電位を与
えるようにしたものであり、 従って、本発明電界効果型半導体装置によれば、ゲー
ト電極に電界効果トランジスタをオンさせるゲート電圧
が加わったときにゲート電極と電界効果トランジスタの
下側の導電体との間には電位差が全く生じないか僅かし
か生じないのでチャンネルにはそれと垂直な方向の強い
電界が生じない。依って、チャンネルを通るキャリアの
移動度がチャンネルと垂直な方向の電界によって低くな
ることを回避することができ、電界効果トランジスタを
使った回路（例えばインバータ）の出力の立ち上がりあ
るいは立ち下がりの速度を速くすることができる。
（C.従来技術）［第９図、第10図］ 第９図はSOIタイプのCMOSICの一般的な断面構造を示
すものである。同図において、ａはＰ型の半導体基板
で、接地されている。ｂは該半導体基板ａ上に形成され
た絶縁層で、該絶縁層ｂ上にＮチャンネルMOSFETMnとＰ
チャンネルMOSFETMpとが形成されている。
すものである。同図において、ａはＰ型の半導体基板
で、接地されている。ｂは該半導体基板ａ上に形成され
た絶縁層で、該絶縁層ｂ上にＮチャンネルMOSFETMnとＰ
チャンネルMOSFETMpとが形成されている。
ｃはＮチャンネルMOSFETMnのソース、ｄは同じくドレ
イン、ｅはチャンネル、ｆはゲート電極、ｇはソース電
極で、接地されている。ｈはドレイン電極である。
イン、ｅはチャンネル、ｆはゲート電極、ｇはソース電
極で、接地されている。ｈはドレイン電極である。
ｉはＰチャンネルMOSFETMpのソース、ｊは同じくドレ
イン、ｋはチャンネル、ｌはゲート電極、ｍはソース電
極で、電源端子（＋Vdd）に接続されている。ｎはドレ
イン電極で、このドレイン電極ｈとＮチャンネルMOSFET
Mnのドレイン電極ｈとは一体に形成され、そしてこの一
体に形成されたドレイン電極ｎ、ｈがこのCMOS回路の出
力端子となる。また、上記各ゲート電極ｆとｌとは電気
的に接続されており、それがこのCMOS回路の入力端子と
なり、この入力端子と接地との間にゲート電圧Vgを受け
る。第10図はCMOS回路図であり、同図において、Ｃは負
荷側の容量、IpはＰチャンネルMOSFETMpがオンしたとき
そのMOSFETMpを通して負荷側に供給される電流、InはＮ
チャンネルMOSFETMnがオンしたときそのMOSFETnを通し
て負荷側の容量Ｃから接地側に流れる電流、VoはCMOS回
路の出力電圧である。
イン、ｋはチャンネル、ｌはゲート電極、ｍはソース電
極で、電源端子（＋Vdd）に接続されている。ｎはドレ
イン電極で、このドレイン電極ｈとＮチャンネルMOSFET
Mnのドレイン電極ｈとは一体に形成され、そしてこの一
体に形成されたドレイン電極ｎ、ｈがこのCMOS回路の出
力端子となる。また、上記各ゲート電極ｆとｌとは電気
的に接続されており、それがこのCMOS回路の入力端子と
なり、この入力端子と接地との間にゲート電圧Vgを受け
る。第10図はCMOS回路図であり、同図において、Ｃは負
荷側の容量、IpはＰチャンネルMOSFETMpがオンしたとき
そのMOSFETMpを通して負荷側に供給される電流、InはＮ
チャンネルMOSFETMnがオンしたときそのMOSFETnを通し
て負荷側の容量Ｃから接地側に流れる電流、VoはCMOS回
路の出力電圧である。
（D.発明が解決しようとする問題点）［第11図］ ところで、第９図に示すような構造のCMOS回路は、出
力電圧Voの立ち上りと立ち下がりとで遅れ時間が異な
り、第11図に示すように立ち下がりの方が立ち上がりよ
りも遅れ時間が長くなるという問題があった。
力電圧Voの立ち上りと立ち下がりとで遅れ時間が異な
り、第11図に示すように立ち下がりの方が立ち上がりよ
りも遅れ時間が長くなるという問題があった。
そして、この問題はMOSFETMのチャンネルをキャリア
がソース側からドレイン側へ流れるときそのチャンネル
にそれに対して垂直な方向の電界が生じるときキャリア
の移動度が低下することに起因して生じる。この点につ
いて具体的に説明すると次のとおりである。ゲート電圧
Vgが「ロウ」レベル（一般的に接地レベル）になるとＰ
チャンネルMOSFETMpがオンし、ＮチャンネルMOSFETMnが
オフし、ＰチャンネルMOSFETMpを通して負荷側へ電流Ip
が供給され、出力電圧Voが「ハイ」レベル、即ち＋Vdd
レベルになる。このときはゲート電圧Vgが「ロウ」レベ
ルであり、またＰ型の半導体基板ａがもともと接地され
ているのでＮチャンネルMOSFETMnのチャンネルｋには上
下方向の電界が生じない。従って、キャリアの移動度が
チャンネルと垂直な方向の電界によって移動度が抑制せ
しめられて充分な充電電流Ipが得られないということは
ないので、立ち上りの際の遅れ時間tpはさほど長くはな
い。
がソース側からドレイン側へ流れるときそのチャンネル
にそれに対して垂直な方向の電界が生じるときキャリア
の移動度が低下することに起因して生じる。この点につ
いて具体的に説明すると次のとおりである。ゲート電圧
Vgが「ロウ」レベル（一般的に接地レベル）になるとＰ
チャンネルMOSFETMpがオンし、ＮチャンネルMOSFETMnが
オフし、ＰチャンネルMOSFETMpを通して負荷側へ電流Ip
が供給され、出力電圧Voが「ハイ」レベル、即ち＋Vdd
レベルになる。このときはゲート電圧Vgが「ロウ」レベ
ルであり、またＰ型の半導体基板ａがもともと接地され
ているのでＮチャンネルMOSFETMnのチャンネルｋには上
下方向の電界が生じない。従って、キャリアの移動度が
チャンネルと垂直な方向の電界によって移動度が抑制せ
しめられて充分な充電電流Ipが得られないということは
ないので、立ち上りの際の遅れ時間tpはさほど長くはな
い。
しかるに、ゲート電圧Vgが「ロウ」レベルから「ハ
イ」レベル（一般に＋Vddレベル）に立ち上りＰチャン
ネルMOSFETMpがオフし、ＮチャンネルMOSFETMnがオンし
て該ＮチャンネルMOSFETMnを通して負荷側の容量Ｃを放
電するときは、「ハイ」レベルになったゲート電極ｆと
もともと「ロウ」レベルである半導体基板ａとの間にVd
dの電位差が生じる。従って、ゲート電極ｆと半導体基
板ａとの間に存在するチャンネルｅにはそれと垂直な方
向の強い電界が生じ、その結果、キャリア（今の場合は
電子）の移動度が低下せしめられ充分な放電電流Inが得
られない。従って、出力電圧Voの立ち下がりの遅れ時間
tnが非常に長くなる。そして、この遅れ時間tnが長くな
ることは高速性を低下させることになり好ましくない。
イ」レベル（一般に＋Vddレベル）に立ち上りＰチャン
ネルMOSFETMpがオフし、ＮチャンネルMOSFETMnがオンし
て該ＮチャンネルMOSFETMnを通して負荷側の容量Ｃを放
電するときは、「ハイ」レベルになったゲート電極ｆと
もともと「ロウ」レベルである半導体基板ａとの間にVd
dの電位差が生じる。従って、ゲート電極ｆと半導体基
板ａとの間に存在するチャンネルｅにはそれと垂直な方
向の強い電界が生じ、その結果、キャリア（今の場合は
電子）の移動度が低下せしめられ充分な放電電流Inが得
られない。従って、出力電圧Voの立ち下がりの遅れ時間
tnが非常に長くなる。そして、この遅れ時間tnが長くな
ることは高速性を低下させることになり好ましくない。
本発明はこのような問題点を解決すべく為されたもの
であり、キャリアが流れているときのチャンネルにゲー
ト電極と導電体との間の電位差によってそのチャンネル
と垂直な方向の強い電界が生じることを回避することが
できる新規な電界効果型半導体装置を提供することを目
的とするものである。
であり、キャリアが流れているときのチャンネルにゲー
ト電極と導電体との間の電位差によってそのチャンネル
と垂直な方向の強い電界が生じることを回避することが
できる新規な電界効果型半導体装置を提供することを目
的とするものである。
（E.問題点を解決するための手段） 本発明電界効果型半導体装置は上記問題点を解決する
ため、導電体の表面の絶縁層上に電界効果トランジスタ
が形成された電界効果型半導体装置において、導電体の
少なくとも上記電界効果トランジスタの下方に位置する
部分に、その電界効果トランジスタを導通させるときゲ
ート電極に与える電位かそれに近い電位を与えるように
したことを特徴とするものである。
ため、導電体の表面の絶縁層上に電界効果トランジスタ
が形成された電界効果型半導体装置において、導電体の
少なくとも上記電界効果トランジスタの下方に位置する
部分に、その電界効果トランジスタを導通させるときゲ
ート電極に与える電位かそれに近い電位を与えるように
したことを特徴とするものである。
（F.作用） 本発明電界効果型半導体装置によれば、ゲート電極に
電界効果トランジスタをオンさせるゲート電圧が加わっ
たときにゲート電極と電界効果トランジスタの下側の導
電体との間には電位差が全く生じないか僅かしか生じな
いのでチャンネルにはそれと垂直に方向の強い電界が生
じない。依って、チャンネルを通るキャリアの移動度が
チャンネルと垂直な方向の電界によって低くなることを
回避することができ、電界効果トランジスタを使った回
路（例えばインバータ）の入力の変化に対応する出力の
立ち上がりあるいは立ち下がりの速度を速くすることが
できる。
電界効果トランジスタをオンさせるゲート電圧が加わっ
たときにゲート電極と電界効果トランジスタの下側の導
電体との間には電位差が全く生じないか僅かしか生じな
いのでチャンネルにはそれと垂直に方向の強い電界が生
じない。依って、チャンネルを通るキャリアの移動度が
チャンネルと垂直な方向の電界によって低くなることを
回避することができ、電界効果トランジスタを使った回
路（例えばインバータ）の入力の変化に対応する出力の
立ち上がりあるいは立ち下がりの速度を速くすることが
できる。
（G.実施例）［第１図乃至第８図］ 以下、本発明電界効果型半導体装置を図示実施例に従
って詳細に説明する。
って詳細に説明する。
第１図は本発明電界効果型半導体装置の第１の実施例
を示すものである。1pはＰ型の半導体基板で、入力信号
の「ロウ」レベルと同じレベル（本実施例では接地レベ
ル）Vlに保たれている。2nは半導体基板1pの表面部に選
択的に形成されたＮ型の半導体ウエルで、信号の「ハ
イ」レベルと同じレベル（本実施例では電源電圧＋Vdd
レベル）Vhに保たれている。３は半導体基板１上に形成
された絶縁層で、該絶縁層３上にＮチャンネルMOSFETMn
及びＰチャンネルMOSFETMpが形成されている。そして、
ＮチャンネルMOSFETMnはＮ型半導体ウエル2nの形成位置
の上側の部分に形成され、ＰチャンネルMOSFETMpはＰ型
半導体基板1pの半導体ウエル2nが形成されていないとこ
ろの上側の部分に形成されている。
を示すものである。1pはＰ型の半導体基板で、入力信号
の「ロウ」レベルと同じレベル（本実施例では接地レベ
ル）Vlに保たれている。2nは半導体基板1pの表面部に選
択的に形成されたＮ型の半導体ウエルで、信号の「ハ
イ」レベルと同じレベル（本実施例では電源電圧＋Vdd
レベル）Vhに保たれている。３は半導体基板１上に形成
された絶縁層で、該絶縁層３上にＮチャンネルMOSFETMn
及びＰチャンネルMOSFETMpが形成されている。そして、
ＮチャンネルMOSFETMnはＮ型半導体ウエル2nの形成位置
の上側の部分に形成され、ＰチャンネルMOSFETMpはＰ型
半導体基板1pの半導体ウエル2nが形成されていないとこ
ろの上側の部分に形成されている。
４はＮチャンネルMOSFETMnのソース、５は同じくドレ
イン、６はチャンネル、７はゲート電極、８はソース電
極で、接地されている。９はドレイン電極である。
イン、６はチャンネル、７はゲート電極、８はソース電
極で、接地されている。９はドレイン電極である。
10はＰチャンネルMOSFETMpのソース、11は同じくドレ
イン、12はチャンネル、13はゲート電極、14はソース電
極で、電源端子（＋Vdd）に接続されている。15はドレ
イン電極で、ＮチャンネルMOSFETMnのドレイン電極９と
一体に形成されており、このドレインがCMOS回路の出力
端子となる。また、ＰチャンネルMOSFETMpのゲート電極
13とＮチャンネルMOSFETMnのゲート電極７とは電気的に
接続されてCMOS回路の入力端子となり、該入力端子と接
地との間にゲート電圧Vgを受ける。
イン、12はチャンネル、13はゲート電極、14はソース電
極で、電源端子（＋Vdd）に接続されている。15はドレ
イン電極で、ＮチャンネルMOSFETMnのドレイン電極９と
一体に形成されており、このドレインがCMOS回路の出力
端子となる。また、ＰチャンネルMOSFETMpのゲート電極
13とＮチャンネルMOSFETMnのゲート電極７とは電気的に
接続されてCMOS回路の入力端子となり、該入力端子と接
地との間にゲート電圧Vgを受ける。
このCMOS回路においては、ＰチャンネルMOSFETMpは第
９図に示した従来の電界効果型半導体装置と同様に「ロ
ウ」レベルVlに保たれた半導体基板1pの上方に配置され
ているが、ＮチャンネルMOSFETMnは「ハイ」レベルVhに
保たれた半導体ウエル2nの上方に配置されており、この
点で第９図に示した従来の場合と異なっている。
９図に示した従来の電界効果型半導体装置と同様に「ロ
ウ」レベルVlに保たれた半導体基板1pの上方に配置され
ているが、ＮチャンネルMOSFETMnは「ハイ」レベルVhに
保たれた半導体ウエル2nの上方に配置されており、この
点で第９図に示した従来の場合と異なっている。
従って、ゲート電圧Vgが「ロウ」レベルから「ハイ」
レベルに立ち上ったときにチャンネル６にはそれと垂直
な方向の電界が全く生じない。というのは、Ｎチャンネ
ルMOSFETMnは「ハイ」レベルVhに保たれる半導体ウエル
2n上に位置しているのでゲート電極７が「ハイ」レベル
になるとゲート電極７とチャンネル６の下側の半導体ウ
エル2nとの間に電位差がなくなるので、チャンネル６に
はそれと垂直な方向の電界が生じない。従って、Ｎチャ
ンネルMOSFETMnのチャンネル６を流れるキャリア（電
子）の移動度がチャンネル６と垂直な方向の電界によっ
て低下せしめられる虞れがない。依って、第２図に示す
ように出力電圧Voの立ち下がりの際の遅れtnを立ち上り
の際の遅れtpと同程度まで短くすることができる。
レベルに立ち上ったときにチャンネル６にはそれと垂直
な方向の電界が全く生じない。というのは、Ｎチャンネ
ルMOSFETMnは「ハイ」レベルVhに保たれる半導体ウエル
2n上に位置しているのでゲート電極７が「ハイ」レベル
になるとゲート電極７とチャンネル６の下側の半導体ウ
エル2nとの間に電位差がなくなるので、チャンネル６に
はそれと垂直な方向の電界が生じない。従って、Ｎチャ
ンネルMOSFETMnのチャンネル６を流れるキャリア（電
子）の移動度がチャンネル６と垂直な方向の電界によっ
て低下せしめられる虞れがない。依って、第２図に示す
ように出力電圧Voの立ち下がりの際の遅れtnを立ち上り
の際の遅れtpと同程度まで短くすることができる。
第３図は第１図に示した電界効果型半導体装置の変形
例を示すものである。この電界効果型半導体装置は、半
導体基板をＮ型にし、該Ｎ型半導体基板1nの表面部に選
択的に形成する半導体ウエルをＰ型にし、半導体基板1n
を「ハイ」レベルVhに、半導体ウエル2pを「ロウ」レベ
ルVlにバイアスし、そして、半導体ウエル2pをＮチャン
ネルMOSFETMnの下側にではなくＰチャンネルMOSFETMpの
下側に位置させたものであり、第１図に示した電界効果
型半導体装置と全く同じように出力電圧Voの立ち上りの
際の遅れtnを立ち上りの際の遅れtp同程度まで短くする
ことができる。
例を示すものである。この電界効果型半導体装置は、半
導体基板をＮ型にし、該Ｎ型半導体基板1nの表面部に選
択的に形成する半導体ウエルをＰ型にし、半導体基板1n
を「ハイ」レベルVhに、半導体ウエル2pを「ロウ」レベ
ルVlにバイアスし、そして、半導体ウエル2pをＮチャン
ネルMOSFETMnの下側にではなくＰチャンネルMOSFETMpの
下側に位置させたものであり、第１図に示した電界効果
型半導体装置と全く同じように出力電圧Voの立ち上りの
際の遅れtnを立ち上りの際の遅れtp同程度まで短くする
ことができる。
第４図は本発明電界効果型半導体装置の第２の実施例
を示すものである。
を示すものである。
この実施例はＮ型半導体基板1nに対してもＰ型の半導
体ウエル2pに対しても「ハイ」レベルVhと「ロウ」レベ
ルVlとの中間レベル（Vh＋Vl）/2の電位を共通に与える
ようにしたものである。
体ウエル2pに対しても「ハイ」レベルVhと「ロウ」レベ
ルVlとの中間レベル（Vh＋Vl）/2の電位を共通に与える
ようにしたものである。
このようにした場合はＮチャンネルMOSFETMnがオンす
るときもＰチャンネルMOSFETMpがオンするときもゲート
電極７、13と基板1n、ウエル2pとの間に電位差が生じ、
従って、チャンネル６、12にそれと垂直な方向の電界が
生じる。しかし、その電位差は第９図に示す場合の２分
の１の大きさで済むので、チャンネル６、12に生じる電
界強度も２分の１で済みキャリアの移動度はさほど低下
しない。従って、従来よりも立ち上りあるいは立ち下が
りの際の遅れを相当に少くすることができる。
るときもＰチャンネルMOSFETMpがオンするときもゲート
電極７、13と基板1n、ウエル2pとの間に電位差が生じ、
従って、チャンネル６、12にそれと垂直な方向の電界が
生じる。しかし、その電位差は第９図に示す場合の２分
の１の大きさで済むので、チャンネル６、12に生じる電
界強度も２分の１で済みキャリアの移動度はさほど低下
しない。従って、従来よりも立ち上りあるいは立ち下が
りの際の遅れを相当に少くすることができる。
第５図は本発明電界効果型半導体装置の第３の実施例
を示すものである。この実施例は本発明電界効果型半導
体装置をCMOS回路ではなくＮチャンネルMOS回路に適用
したものであり、ＮチャンネルMOSFETMnのドレイン５は
負荷抵抗（RL）16を介して電源端子（＋Vdd）に接続さ
れている。そして、Ｎ型の半導体基板1nは「ハイ」レベ
ルVhにバイアスされている。尚、半導体基板はＮ型でも
良いが、Ｐ型でも良い。
を示すものである。この実施例は本発明電界効果型半導
体装置をCMOS回路ではなくＮチャンネルMOS回路に適用
したものであり、ＮチャンネルMOSFETMnのドレイン５は
負荷抵抗（RL）16を介して電源端子（＋Vdd）に接続さ
れている。そして、Ｎ型の半導体基板1nは「ハイ」レベ
ルVhにバイアスされている。尚、半導体基板はＮ型でも
良いが、Ｐ型でも良い。
第６図は本発明電界効果型半導体装置の第４の実施例
を示すものである。この実施例は本発明電界効果型半導
体装置をＰチャンネルMOS回路に適用したものであり、
ＰチャンネルMOSFETMpのドレイン11は負荷抵抗（RL）16
を介して電源端子（−Vdd）に接続されている。そし
て、Ｎ型の半導体基板1nは「ロウ」レベルVlにバイアス
されている。尚、半導体基板はＰ型でも良い。
を示すものである。この実施例は本発明電界効果型半導
体装置をＰチャンネルMOS回路に適用したものであり、
ＰチャンネルMOSFETMpのドレイン11は負荷抵抗（RL）16
を介して電源端子（−Vdd）に接続されている。そし
て、Ｎ型の半導体基板1nは「ロウ」レベルVlにバイアス
されている。尚、半導体基板はＰ型でも良い。
上記各実施例はすべて本発明電界効果型半導体装置を
MOSインバータ回路に適用したものであったが、本発明
電界効果型半導体装置は必ずしもMOSインバータだけに
しか適用することができないというものではなく、第７
図に示す第５の実施例のようにNAND回路にも、また第８
図に示す第６の実施例のようにトランスミッションスイ
ッチ回路にも適用することができる。この場合、Ｎチャ
ンネルMOSFETMn1、Mn2、Mnが形成された部分の下側には
「ハイ」レベルの電位を与え、ＰチャンネルMOSFETMp
1、Mp2、Mpが形成された部分の下側には「ロウ」レベル
を与えてMOSFETがオンしたときそのオンしたMOSFETのゲ
ート電極とMOSFETの下側の部分との間に電位差を与えな
いようにしている。しかし、ＮチャンネルMOSFETMn1、M
n2、Mnの下側の部分とＰチャンネルMOSFETMp1、Mp2、Mp
の下側の部分とに「ハイ」レベルVhと「ロウ」レベルVl
との中間の電位を共通に与えるようにしても良い。
MOSインバータ回路に適用したものであったが、本発明
電界効果型半導体装置は必ずしもMOSインバータだけに
しか適用することができないというものではなく、第７
図に示す第５の実施例のようにNAND回路にも、また第８
図に示す第６の実施例のようにトランスミッションスイ
ッチ回路にも適用することができる。この場合、Ｎチャ
ンネルMOSFETMn1、Mn2、Mnが形成された部分の下側には
「ハイ」レベルの電位を与え、ＰチャンネルMOSFETMp
1、Mp2、Mpが形成された部分の下側には「ロウ」レベル
を与えてMOSFETがオンしたときそのオンしたMOSFETのゲ
ート電極とMOSFETの下側の部分との間に電位差を与えな
いようにしている。しかし、ＮチャンネルMOSFETMn1、M
n2、Mnの下側の部分とＰチャンネルMOSFETMp1、Mp2、Mp
の下側の部分とに「ハイ」レベルVhと「ロウ」レベルVl
との中間の電位を共通に与えるようにしても良い。
（H.発明の効果） 以上に述べたように、本発明電界効果型半導体装置
は、導電体の表面の絶縁層上に電界効果トランジスタが
形成された電界効果型半導体装置において、上記導電体
の少なくとも上記電界効果トランジスタの下方に位置す
る部分に、その電界効果トランジスタを導通させるとき
ゲート電極に与える電位か、その電界効果トランジスタ
を非導通にさせるときゲート電極に与える電位よりも導
通させるときゲート電極に与える電位に近い電位かを与
えるようにしたことを特徴とする。
は、導電体の表面の絶縁層上に電界効果トランジスタが
形成された電界効果型半導体装置において、上記導電体
の少なくとも上記電界効果トランジスタの下方に位置す
る部分に、その電界効果トランジスタを導通させるとき
ゲート電極に与える電位か、その電界効果トランジスタ
を非導通にさせるときゲート電極に与える電位よりも導
通させるときゲート電極に与える電位に近い電位かを与
えるようにしたことを特徴とする。
従って、本発明電界効果型半導体装置によれば、ゲー
ト電極に電界効果トランジスタをオンさせるゲート電圧
が加わったときにゲート電極と電界効果トランジスタの
下側の導電体との間には電位差が全く生じないか僅かし
か生じないのでチャンネルにはそれと垂直に方向の強い
電界が生じない。依って、チャンネルを通るキャリアの
移動度がチャンネルと垂直な方向の電界によって低くな
ることを回避することができ、電界効果トランジスタを
使った回路（例えばインバータ）の出力の立ち上がりあ
るいは立ち下がりの速度を速くすることができる。
ト電極に電界効果トランジスタをオンさせるゲート電圧
が加わったときにゲート電極と電界効果トランジスタの
下側の導電体との間には電位差が全く生じないか僅かし
か生じないのでチャンネルにはそれと垂直に方向の強い
電界が生じない。依って、チャンネルを通るキャリアの
移動度がチャンネルと垂直な方向の電界によって低くな
ることを回避することができ、電界効果トランジスタを
使った回路（例えばインバータ）の出力の立ち上がりあ
るいは立ち下がりの速度を速くすることができる。
第１図は本発明電界効果型半導体装置の第１の実施例を
示す断面図、第２図は入力信号と出力信号の波形図、第
３図は本発明電界効果型半導体装置の変形例を示す断面
図、第４図は本発明電界効果型半導体装置の第２の実施
例を示す断面図、第５図は本発明電界効果型半導体装置
の第３の実施例を示す断面図、第６図は本発明電界効果
型半導体装置の第４の実施例を示す断面図、第７図は本
発明電界効果型半導体装置の第５の実施例を示す回路
図、第８図は本発明電界効果型半導体装置の第６の実施
例を示す回路図、第９図は従来例を示す断面図、第10図
はCMOS回路の回路図、第11図は発明が解決しようとする
問題点を示す入力信号及び出力信号の波形図である。 符号の説明 1n、1p……導電体、 ３……絶縁層、 Mn、Mp……電界効果トランジスタ。
示す断面図、第２図は入力信号と出力信号の波形図、第
３図は本発明電界効果型半導体装置の変形例を示す断面
図、第４図は本発明電界効果型半導体装置の第２の実施
例を示す断面図、第５図は本発明電界効果型半導体装置
の第３の実施例を示す断面図、第６図は本発明電界効果
型半導体装置の第４の実施例を示す断面図、第７図は本
発明電界効果型半導体装置の第５の実施例を示す回路
図、第８図は本発明電界効果型半導体装置の第６の実施
例を示す回路図、第９図は従来例を示す断面図、第10図
はCMOS回路の回路図、第11図は発明が解決しようとする
問題点を示す入力信号及び出力信号の波形図である。 符号の説明 1n、1p……導電体、 ３……絶縁層、 Mn、Mp……電界効果トランジスタ。
Claims (1)
- 【請求項１】導電体の表面の絶縁層上に電界効果トラン
ジスタが形成された電界効果型半導体装置において、 上記導電体の少なくとも上記電界効果トランジスタの下
方に位置する部分に、その電界効果トランジスタを導通
させるときゲート電極に与える電位か、その電界効果ト
ランジスタを非導通にさせるときゲート電極に与える電
位よりも導通させるときゲート電極に与える電位に近い
電位かを与えるようにした ことを特徴とするものである。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61173205A JPH0824186B2 (ja) | 1986-07-23 | 1986-07-23 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61173205A JPH0824186B2 (ja) | 1986-07-23 | 1986-07-23 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6329975A JPS6329975A (ja) | 1988-02-08 |
| JPH0824186B2 true JPH0824186B2 (ja) | 1996-03-06 |
Family
ID=15956060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61173205A Expired - Lifetime JPH0824186B2 (ja) | 1986-07-23 | 1986-07-23 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824186B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0236568A (ja) * | 1988-07-27 | 1990-02-06 | Fuji Xerox Co Ltd | 半導体装置及びこれを用いたイメージセンサの駆動装置 |
| JPH03282303A (ja) * | 1990-03-30 | 1991-12-12 | Toppan Printing Co Ltd | 表裏パターン検査装置 |
| JPH03282304A (ja) * | 1990-03-30 | 1991-12-12 | Toppan Printing Co Ltd | 表裏パターン検査装置 |
| KR920008834A (ko) * | 1990-10-09 | 1992-05-28 | 아이자와 스스무 | 박막 반도체 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688354A (en) * | 1979-12-20 | 1981-07-17 | Toshiba Corp | Semiconductor integrated circuit device |
-
1986
- 1986-07-23 JP JP61173205A patent/JPH0824186B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688354A (en) * | 1979-12-20 | 1981-07-17 | Toshiba Corp | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6329975A (ja) | 1988-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |