JPS6329975A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPS6329975A JPS6329975A JP61173205A JP17320586A JPS6329975A JP S6329975 A JPS6329975 A JP S6329975A JP 61173205 A JP61173205 A JP 61173205A JP 17320586 A JP17320586 A JP 17320586A JP S6329975 A JPS6329975 A JP S6329975A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野
Ｂ０発明の概要
Ｃ０従来技術［第９図、第１０図］
Ｄ１発明が解決しようとする問題点［第１１図］Ｅ０問
題点を解決するための手段 Ｆ１作用 Ｇ、実施例［第１図乃至第８図］ Ｈ９発明の効果 （Ａ、産業上の利用分野） 本発明は電界効果型゛仁導体装置、特に導電体の表面の
絶縁層−Ｆに電界効果トランジスタが形成された電界効
果型単導体装置に関する。
題点を解決するための手段 Ｆ１作用 Ｇ、実施例［第１図乃至第８図］ Ｈ９発明の効果 （Ａ、産業上の利用分野） 本発明は電界効果型゛仁導体装置、特に導電体の表面の
絶縁層−Ｆに電界効果トランジスタが形成された電界効
果型単導体装置に関する。
（Ｂ、発明の概要）
本発明は、導電体の表面の絶縁層上に電界効果トランジ
スタか形成された電界効果型半導体装置において、 チャンネルのキャリアの移動度を高くして立ち上りある
いは立ち下がりを速くするため、導電体の少なくとも上
記電界効果トランジスタのＦ方に位置する部分に、その
電界効果トランジスタを導通させるときゲート電極に与
える電位がそれに近い電位を与えるようにしたものであ
り、従って、本発明電界効果型半導体装置によれば、ゲ
ート電極に電界効果トランジスタをオンさせるケート電
圧が加わったときにゲート電極と電界効果トランジスタ
の下側の導電体との間には電位差が全く生しないか僅か
しか生じないのでチャンネルにはそれと垂直な方向の強
い電界が生じない。依って、チャンネルを通るキャリア
の移動度がチャンネルと垂直な方向の′電界によって低
くなることを回避することができ、電界効果トランジス
タを使った回路（例えばインバータ）の出力の立ち」二
かりあるいは立ち下がりの速度を速くすることかできる
。
スタか形成された電界効果型半導体装置において、 チャンネルのキャリアの移動度を高くして立ち上りある
いは立ち下がりを速くするため、導電体の少なくとも上
記電界効果トランジスタのＦ方に位置する部分に、その
電界効果トランジスタを導通させるときゲート電極に与
える電位がそれに近い電位を与えるようにしたものであ
り、従って、本発明電界効果型半導体装置によれば、ゲ
ート電極に電界効果トランジスタをオンさせるケート電
圧が加わったときにゲート電極と電界効果トランジスタ
の下側の導電体との間には電位差が全く生しないか僅か
しか生じないのでチャンネルにはそれと垂直な方向の強
い電界が生じない。依って、チャンネルを通るキャリア
の移動度がチャンネルと垂直な方向の′電界によって低
くなることを回避することができ、電界効果トランジス
タを使った回路（例えばインバータ）の出力の立ち」二
かりあるいは立ち下がりの速度を速くすることかできる
。
（Ｃ，従来技術）［第９図、７ｆｔ、ｉｏ図］第９図は
ＳｏｌタイプのＣＭＯＳ Ｉ Ｃの一般的な断面構造を
示すものである。同図において、ａはＰ型の半導体基板
で、接地されている。ｂは該を導体基板ａ上に形成され
た絶縁層で、該絶縁層ｂ」二にＮチャンネルＭＯ３ＦＥ
ＴＭｎとＰチャンネルＭＯＳＦＥＴＭｐとが形成されて
いる。
ＳｏｌタイプのＣＭＯＳ Ｉ Ｃの一般的な断面構造を
示すものである。同図において、ａはＰ型の半導体基板
で、接地されている。ｂは該を導体基板ａ上に形成され
た絶縁層で、該絶縁層ｂ」二にＮチャンネルＭＯ３ＦＥ
ＴＭｎとＰチャンネルＭＯＳＦＥＴＭｐとが形成されて
いる。
ＣはＮチャンネルＭＯＳＦＥＴＭｎのソース、ｄは同し
くドレイン、ｅはチャンネル、ｆはゲート電極、ｇはソ
ース電極で、接地されている。
くドレイン、ｅはチャンネル、ｆはゲート電極、ｇはソ
ース電極で、接地されている。
ｈはドレイン電極である。
ｉはＰチャンネルＭＯ３ＦＥＴＭｐのソース、ｊは同じ
くドレイン、ｋはチャンネル、２はゲート電極、ｍはソ
ース電極で、電源端子（＋Ｖｄｄ）に接続されている。
くドレイン、ｋはチャンネル、２はゲート電極、ｍはソ
ース電極で、電源端子（＋Ｖｄｄ）に接続されている。
ｎはドレイン電極で、このドレイン電極りとＮチャンネ
ルＭＯＳＦＥＴＭｎのトレイン電極りとは一体に形成さ
れ、そしてこの一体に形成されたドレイン電８ｉｎ、ｈ
がこのＣＭＯＳ回路の出力端子となる。また、上記各ゲ
ート電極ｆと１とは電気的に接続されており、それがこ
のＣＭＯＳ回路の入力端子となり、この入力端子と接地
との間にゲート電圧Ｖｇを受ける。第１０図はＣＭＯＳ
回路の回路図であり、同図において、Ｃは負荷側の容量
、ＩｐはＰチャンネルＭＯ３ＦＥＴＭｐがオンしたとき
そのＭＯＳＦＥＴＭｐを通して負荷側に供給される電流
、ＩｎはＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｍ ｎが
オンしたときそのＭＯＳＦＥＴＭｎを通して負荷側の容
■Ｃから接地側に流わる電流、ＶｏはＣＭＯＳ回路の出
力電圧である。
ルＭＯＳＦＥＴＭｎのトレイン電極りとは一体に形成さ
れ、そしてこの一体に形成されたドレイン電８ｉｎ、ｈ
がこのＣＭＯＳ回路の出力端子となる。また、上記各ゲ
ート電極ｆと１とは電気的に接続されており、それがこ
のＣＭＯＳ回路の入力端子となり、この入力端子と接地
との間にゲート電圧Ｖｇを受ける。第１０図はＣＭＯＳ
回路の回路図であり、同図において、Ｃは負荷側の容量
、ＩｐはＰチャンネルＭＯ３ＦＥＴＭｐがオンしたとき
そのＭＯＳＦＥＴＭｐを通して負荷側に供給される電流
、ＩｎはＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔ Ｍ ｎが
オンしたときそのＭＯＳＦＥＴＭｎを通して負荷側の容
■Ｃから接地側に流わる電流、ＶｏはＣＭＯＳ回路の出
力電圧である。
（Ｄ、発明か解決しようとする問題点）［第１１図］
ところで、第９図に示すような構造のＣＭＯＳ回路は、
出力電圧ＶＯの立ち■りと立ち下がりとて遅れ時間が異
なり、第１１図に示すように立ちＦがりの方が立ち一ヒ
がつよりも遅れ時間か長くなるという問題があった。
出力電圧ＶＯの立ち■りと立ち下がりとて遅れ時間が異
なり、第１１図に示すように立ちＦがりの方が立ち一ヒ
がつよりも遅れ時間か長くなるという問題があった。
そして、この問題はＭＯＳＦＥＴのチャンネルをキャリ
アがソース側からドレイン側へ流れるときそのチャンネ
ルにそれに対して垂直な方向の電界か生じるときキャリ
アの移動度が低下することに起因して生じる。この点に
ついて具体的に説明すると次のとおりである。ゲート電
圧Ｖｇが「ロウ」レベル（一般的に接地レベル）になる
とＰチャンネルＭＯ３ＦＥＴＭｐがオンし、Ｎチャンネ
ルＭＯＳＦＥＴＭｎがオフし、ＰチャンネルＭＯ５ＦＥ
ＴＭｐを通して負荷側へ電流Ｉｐが供給され、出力電圧
ｖＯが「ハイ」レベル、即ち＋Ｖｄｄレベルになる。こ
のときはゲート電圧Ｖｇが「ロウ」レベルであり、また
ｐｌの半導体基板ａがもともと接地されているのでＮチ
ャンネルＭＯＳＦＥＴＭｎのチャンネルｋには上下方向
の電界が生じない。従って、キャリアの移動度がチャン
ネルと垂直な方向の電界によって移動度が抑制せしめら
れて充分な充電電流■ρが得られないということはない
ので、立ち上りの際の遅れ時間ｔｐはさほど長くはない
。
アがソース側からドレイン側へ流れるときそのチャンネ
ルにそれに対して垂直な方向の電界か生じるときキャリ
アの移動度が低下することに起因して生じる。この点に
ついて具体的に説明すると次のとおりである。ゲート電
圧Ｖｇが「ロウ」レベル（一般的に接地レベル）になる
とＰチャンネルＭＯ３ＦＥＴＭｐがオンし、Ｎチャンネ
ルＭＯＳＦＥＴＭｎがオフし、ＰチャンネルＭＯ５ＦＥ
ＴＭｐを通して負荷側へ電流Ｉｐが供給され、出力電圧
ｖＯが「ハイ」レベル、即ち＋Ｖｄｄレベルになる。こ
のときはゲート電圧Ｖｇが「ロウ」レベルであり、また
ｐｌの半導体基板ａがもともと接地されているのでＮチ
ャンネルＭＯＳＦＥＴＭｎのチャンネルｋには上下方向
の電界が生じない。従って、キャリアの移動度がチャン
ネルと垂直な方向の電界によって移動度が抑制せしめら
れて充分な充電電流■ρが得られないということはない
ので、立ち上りの際の遅れ時間ｔｐはさほど長くはない
。
しかるに、ゲート電圧Ｖｇが「ロウ」レベルから「ハイ
」レベル（一般に＋Ｖｄｄレベル）に立ち」二りＰヂャ
ンネルＭＯ５ＦＥＴＭρがオフし、ＮチャンネルＭＯＳ
ＦＥＴＭｎがオンして該ＮチャンネルＭＯ５ＦＥＴＭｎ
を通して負荷側の容量Ｃを放′賀するときは、「ハイ」
レベルになったゲート電極ｆともともと「ロウ」レベル
である半導体基板ａとの間にＶｄｄの電位差が生じる。
」レベル（一般に＋Ｖｄｄレベル）に立ち」二りＰヂャ
ンネルＭＯ５ＦＥＴＭρがオフし、ＮチャンネルＭＯＳ
ＦＥＴＭｎがオンして該ＮチャンネルＭＯ５ＦＥＴＭｎ
を通して負荷側の容量Ｃを放′賀するときは、「ハイ」
レベルになったゲート電極ｆともともと「ロウ」レベル
である半導体基板ａとの間にＶｄｄの電位差が生じる。
従って、ゲート電極ｆと半導体基板ａとの間に存在する
チャンネルｅにはそれと重直な方向の強い電界が生じ、
その結果、キャリア（今の場合は電子）の移動度が低下
せしめられ充分な放電電流Ｉｎが得られない。従って、
出力電圧Ｖｏの立ち下がりの遅れ時間ｔｎが非常に長く
なる。そして、この遅れ時間ｔｎが長くなることは高速
性を低下させることになり好ましくない。
チャンネルｅにはそれと重直な方向の強い電界が生じ、
その結果、キャリア（今の場合は電子）の移動度が低下
せしめられ充分な放電電流Ｉｎが得られない。従って、
出力電圧Ｖｏの立ち下がりの遅れ時間ｔｎが非常に長く
なる。そして、この遅れ時間ｔｎが長くなることは高速
性を低下させることになり好ましくない。
本発明はこのような問題点を解決すべく為されたもので
あり、キャリアが流れているときのチャンネルにゲート
電極と導電体との間の電位差によってそのチャンネルと
重直な方向の強い電界が生じることを回避することがで
きる新規な電界効果型半導体装置を提供することを目的
とするものである。
あり、キャリアが流れているときのチャンネルにゲート
電極と導電体との間の電位差によってそのチャンネルと
重直な方向の強い電界が生じることを回避することがで
きる新規な電界効果型半導体装置を提供することを目的
とするものである。
（Ｅ、問題点を解決するための手段）
本発明電界効果型１体装置はＦ記問題点を解決するため
、導′ａ体の表面の絶縁層上に電界効果トランジスタが
形成された電界効果型半導体装置において、導電体の少
なくとも上記電界効果トランジスタのＦ方に位置する部
分に、その電界効果トランジスタを導通させるときゲー
ト電極に与える電位かそれに近い電位を与えるようにし
たことを特徴とするものである。
、導′ａ体の表面の絶縁層上に電界効果トランジスタが
形成された電界効果型半導体装置において、導電体の少
なくとも上記電界効果トランジスタのＦ方に位置する部
分に、その電界効果トランジスタを導通させるときゲー
ト電極に与える電位かそれに近い電位を与えるようにし
たことを特徴とするものである。
（Ｆ、作用）
本発明電界効果型半導体装置によれば、ゲート電極に電
界効果トランジスタをオンさせるゲート電圧が加わった
ときにゲート電極と電界効果トランジスタの下側の導電
体との間には電位差が全く生じないか僅かしか生しない
のでチャンネルにはそれと垂直に方向の強い電界が生じ
ない。依って、チャンネルを通るキャリアの移動度がチ
ャンネルと垂直な方向の電界によって低くなることを回
避することができ、電界効果トランジスタを使った回路
（例えばインバータ）の人力の変化に対応する出力の立
ち上かりあるいは立ち下がりの速度を速くすることがで
きる。
界効果トランジスタをオンさせるゲート電圧が加わった
ときにゲート電極と電界効果トランジスタの下側の導電
体との間には電位差が全く生じないか僅かしか生しない
のでチャンネルにはそれと垂直に方向の強い電界が生じ
ない。依って、チャンネルを通るキャリアの移動度がチ
ャンネルと垂直な方向の電界によって低くなることを回
避することができ、電界効果トランジスタを使った回路
（例えばインバータ）の人力の変化に対応する出力の立
ち上かりあるいは立ち下がりの速度を速くすることがで
きる。
（Ｇ、実施例）［第１図乃至第８図］
以下、本発明電界効果型半導体装置を図示実施例に従っ
て詳細に説明する。
て詳細に説明する。
第１図は本発明電界効果型半導体装置の第１の実施例を
示すものである。ＩＰはＰ型の半導体基板で、人力信号
の「ロウ」レベルと同じレベル（本実施例では接地レベ
ル）ＶＩＬに保たれている。２ｎは゛ト導体基板ＩＰの
表面部に選択的に形成されたＮ型の半導体ウェルで、信
号の「ハイ」レベルと同じレベル（本実施例では電源電
圧＋Ｖｄｄレベル）■ｈに保たれている。３は半導体基
板１上に形成された絶縁層で、該絶縁層３−ヒにＮチャ
ンネルＭＯＳＦＥＴＭｎ及びＰチャンネルＭＯＳＦＥＴ
Ｍｐが形成されている。そして、ＮチャンネルＭＯＳＦ
ＥＴＭｎはＮ型半導体ウェル２ｎの形成位置の上側の部
分に形成され、ＰチャンネルＭＯＳＦＥＴＭｐはＰ型半
導体基板１ρの単導体ウェル２ｎか形成されていないと
ころの、Ｆ側の部分に形成されている。
示すものである。ＩＰはＰ型の半導体基板で、人力信号
の「ロウ」レベルと同じレベル（本実施例では接地レベ
ル）ＶＩＬに保たれている。２ｎは゛ト導体基板ＩＰの
表面部に選択的に形成されたＮ型の半導体ウェルで、信
号の「ハイ」レベルと同じレベル（本実施例では電源電
圧＋Ｖｄｄレベル）■ｈに保たれている。３は半導体基
板１上に形成された絶縁層で、該絶縁層３−ヒにＮチャ
ンネルＭＯＳＦＥＴＭｎ及びＰチャンネルＭＯＳＦＥＴ
Ｍｐが形成されている。そして、ＮチャンネルＭＯＳＦ
ＥＴＭｎはＮ型半導体ウェル２ｎの形成位置の上側の部
分に形成され、ＰチャンネルＭＯＳＦＥＴＭｐはＰ型半
導体基板１ρの単導体ウェル２ｎか形成されていないと
ころの、Ｆ側の部分に形成されている。
４はＮチャンネルＭＯＳＦＥＴＭｎのソース、５は同じ
くドレイン、６はチャンネル、７はデート電極、８はソ
ース電極で、接地されている。
くドレイン、６はチャンネル、７はデート電極、８はソ
ース電極で、接地されている。
９はトレイン電極である。
１０はＰチャンネルＭＯＳＦＥＴＭｐのソース、！１は
同じくドレイン、１２はチャンネル、１３はゲート′七
極、１４はソース′准棒で、電源端子（＋Ｖｄｄ）に接
続されている。１５はトレイン電極で、ＮチャンネルＭ
ＯＳＦＥＴＭｎのトレイン電極９と一体に形成されてお
り、このドレインがＣＭＯ５回路の出力端子となる。ま
た、ＰチャンネルＭＯＳＦＥＴＭｐ＜７）ゲート電極１
３とＮチャンネルＭＯＳＦＥＴＭｎのゲート電Ｎｉ７と
は電気的に接続されてＣＭＯ３回路の入力端子・となり
、該入力端子と接地との間にゲート電圧Ｖｇを受ける。
同じくドレイン、１２はチャンネル、１３はゲート′七
極、１４はソース′准棒で、電源端子（＋Ｖｄｄ）に接
続されている。１５はトレイン電極で、ＮチャンネルＭ
ＯＳＦＥＴＭｎのトレイン電極９と一体に形成されてお
り、このドレインがＣＭＯ５回路の出力端子となる。ま
た、ＰチャンネルＭＯＳＦＥＴＭｐ＜７）ゲート電極１
３とＮチャンネルＭＯＳＦＥＴＭｎのゲート電Ｎｉ７と
は電気的に接続されてＣＭＯ３回路の入力端子・となり
、該入力端子と接地との間にゲート電圧Ｖｇを受ける。
このＣＭＯ３回路においては、ＰチャンネルＭＯ３ＦＥ
ＴＭＰは第９図に示した従来の電界効果型半導体装置と
同様に「ロウ」レベルＶ２に保だねた半導体基板１ｐの
−Ｌ方に配置されているが、ＮチャンネルＭＯＳＦＥＴ
Ｍｎは「ハイ」レベルｖｈに保たれた半導体ウェル２ｎ
の上方に配置されており、この点て第９図に示した従来
の場なと異なっている。
ＴＭＰは第９図に示した従来の電界効果型半導体装置と
同様に「ロウ」レベルＶ２に保だねた半導体基板１ｐの
−Ｌ方に配置されているが、ＮチャンネルＭＯＳＦＥＴ
Ｍｎは「ハイ」レベルｖｈに保たれた半導体ウェル２ｎ
の上方に配置されており、この点て第９図に示した従来
の場なと異なっている。
従って、ゲート電圧Ｖｇが「ロウ」レベルから「ハイ」
レベルに立ち−Ｌっだときにチャンネル６にはそれと垂
直な方向の電界が全く生じない。
レベルに立ち−Ｌっだときにチャンネル６にはそれと垂
直な方向の電界が全く生じない。
というのは、ＮチャンネルＭＯＳＦＥＴＭｎは「ハイ」
レベルｖｈに保たれた半導体ウェル２ｎ−にに位置して
いるのでゲートＴ１．極７が「ハイ」レベルになるとゲ
ート電極７とチャンネル６の下側の半導体ウェル２ｎと
の間に電位差がなくなるので、チャンネル６にはそれと
垂直な方向の電界が生じない。従って、ＮチャンネルＭ
ＯＳＦＥＴＭｎのチャンネル６を流れるキャリア（電子
）の移動度がチャンネル６と垂直な方向の電界によって
低下せしめられる虞わがない。依って、第２図に示すよ
うに出力電圧ＶＯの立ち下がりの際の遅わｔｎを立ち七
つの際の遅れｔｐと同程度まで短くすることができる。
レベルｖｈに保たれた半導体ウェル２ｎ−にに位置して
いるのでゲートＴ１．極７が「ハイ」レベルになるとゲ
ート電極７とチャンネル６の下側の半導体ウェル２ｎと
の間に電位差がなくなるので、チャンネル６にはそれと
垂直な方向の電界が生じない。従って、ＮチャンネルＭ
ＯＳＦＥＴＭｎのチャンネル６を流れるキャリア（電子
）の移動度がチャンネル６と垂直な方向の電界によって
低下せしめられる虞わがない。依って、第２図に示すよ
うに出力電圧ＶＯの立ち下がりの際の遅わｔｎを立ち七
つの際の遅れｔｐと同程度まで短くすることができる。
第３図は第１図に示した電界効果型半導体装置の変形例
を示すものである。この電界効果型半導体装置は、亜導
体基板をＮ型にし、該Ｎ型半導体基板１ｎの表面部に選
択的に形成する半導体ウェルをＰ型にし、半導体基板１
ｎを「ハイ」レベルｖｈに、゛ト導体ウェル２ｐを「ロ
ウ」レベルＶｌにバイアスし、そして、半導体ウェル２
ｐをＮチャンネルＭＯＳＦＥＴＭｎの下側にではなくＰ
チャンネルＭＯ５ＦＥＴＭｐの下側に位置させたもので
あり、第１図に示した電界効果型を導体装置と全く同じ
ように出力電圧Ｖｏの立ちにりの際の遅れｔｎを立ち上
りの際の遅れｔｐと同程度まで短くすることができる。
を示すものである。この電界効果型半導体装置は、亜導
体基板をＮ型にし、該Ｎ型半導体基板１ｎの表面部に選
択的に形成する半導体ウェルをＰ型にし、半導体基板１
ｎを「ハイ」レベルｖｈに、゛ト導体ウェル２ｐを「ロ
ウ」レベルＶｌにバイアスし、そして、半導体ウェル２
ｐをＮチャンネルＭＯＳＦＥＴＭｎの下側にではなくＰ
チャンネルＭＯ５ＦＥＴＭｐの下側に位置させたもので
あり、第１図に示した電界効果型を導体装置と全く同じ
ように出力電圧Ｖｏの立ちにりの際の遅れｔｎを立ち上
りの際の遅れｔｐと同程度まで短くすることができる。
第４図は本発明電界効果型半導体装置の第２の実施例を
示すものである。
示すものである。
この実施例はＮ型半導体基板１ｎに対してもＰ型の半導
体ウェル２ｐに対しても「ハイ」レベルｖｈと「ロウ」
レベルＶｌとの中間レベル（Ｖｈ＋Ｖｆｆｉ）／２の電
位を共通に与えるようにしたものである。
体ウェル２ｐに対しても「ハイ」レベルｖｈと「ロウ」
レベルＶｌとの中間レベル（Ｖｈ＋Ｖｆｆｉ）／２の電
位を共通に与えるようにしたものである。
このようにした場合はＮチャンネルＭＯＳＦＥＴＭｎが
オンするときもＰチャンネルＭＯＳＦＥＴＭｎがオンす
るときもゲート電極７．１３と基板１ｎ、ウェル２Ｐと
の間に電位差が生じ、従って、チャンネル６．１２にそ
れと垂直な方向の電界が生じる。しかし、その電位差は
第９図に示す場合の２分の１の大きさで済むので、チャ
ンネル６、！２に生じる電界強度も２分の１で済みキャ
リアの移動度はさほど低下しない。従って、従来よりも
立ち上りあるいは立ち下がりの際の遅れを相当に少くす
ることができる。
オンするときもＰチャンネルＭＯＳＦＥＴＭｎがオンす
るときもゲート電極７．１３と基板１ｎ、ウェル２Ｐと
の間に電位差が生じ、従って、チャンネル６．１２にそ
れと垂直な方向の電界が生じる。しかし、その電位差は
第９図に示す場合の２分の１の大きさで済むので、チャ
ンネル６、！２に生じる電界強度も２分の１で済みキャ
リアの移動度はさほど低下しない。従って、従来よりも
立ち上りあるいは立ち下がりの際の遅れを相当に少くす
ることができる。
第５図は本発明電界効果型半導体装置の第３の実施例を
示すものである。この実施例は本発明電界効果型半導体
装置をＣＭＯＳ回路ではなくＮチャンネルＭＯＳ回路に
適用したものであり、ＮチャンネルＭ ＯＳ Ｆ Ｅ
Ｔ Ｍ ｎのドレイン５は負荷抵抗（ＲＬ）１６を介し
て電源端子（＋Ｖｄｄ）に接続されている。そして、Ｎ
型の半導体基板１ｎは「ハイ」レベルｖｈにバイアスさ
れている。尚、半導体基板はＮ型でも良いが、Ｐをでも
良い。
示すものである。この実施例は本発明電界効果型半導体
装置をＣＭＯＳ回路ではなくＮチャンネルＭＯＳ回路に
適用したものであり、ＮチャンネルＭ ＯＳ Ｆ Ｅ
Ｔ Ｍ ｎのドレイン５は負荷抵抗（ＲＬ）１６を介し
て電源端子（＋Ｖｄｄ）に接続されている。そして、Ｎ
型の半導体基板１ｎは「ハイ」レベルｖｈにバイアスさ
れている。尚、半導体基板はＮ型でも良いが、Ｐをでも
良い。
第６図は本発明電界効果型半導体装置の第４の実施例を
示すものである。この実施例は本発明電界効果型゛ｒ導
体装置をＰチャンネルＭＯＳ回路に適用したものであり
、ＰチャンネルＭＯＳＦＥＴＭｐのドレイン１１は負荷
抵抗（ＲＬ）１６を介して電源端子（−Ｖｄｄ）に接続
されている。そして、Ｎ型の半導体基板１ｎは「ロウ」
レベル■２にバイアスされている。尚、半導体基板はＰ
型でも良い。
示すものである。この実施例は本発明電界効果型゛ｒ導
体装置をＰチャンネルＭＯＳ回路に適用したものであり
、ＰチャンネルＭＯＳＦＥＴＭｐのドレイン１１は負荷
抵抗（ＲＬ）１６を介して電源端子（−Ｖｄｄ）に接続
されている。そして、Ｎ型の半導体基板１ｎは「ロウ」
レベル■２にバイアスされている。尚、半導体基板はＰ
型でも良い。
上記各実施例はすべて本発明電界効果型半導体装置をＭ
ＯＳインバータ回路に適用したものであったが、本発明
電界効果型半導体装置は必ずしもＭ ＯＳ−ｆ’ンバー
タだけにしか適用することができないというものではな
く、第７図に示す第５の実施例のようにＮＡＮＤ回路に
も、また第８図に示す第６の実施例のようにトランスミ
ッションスイッチ回路にも適用することができる。この
場合、ＮチャンネルＭＯ３ＦＥＴＭｎｌ、Ｍｎ２、Ｍｎ
か形成された部分の下側には「ハイ」レベルの′電位を
与え、ＰチャンネルＭＯ３ＦＥＴＭρ１、Ｍｐ２、Ｍｐ
が形成された部分の下側には「ロウ」レベルを与えてＭ
ＯＳ Ｆ ＥＴかオンしたときそのオンしたＭＯＳＦＥ
Ｔのゲート電極とＭＯＳＦＥＴのＦ側の部分との間に電
位差を惺えないようにしている。しかし５Ｎチャンネル
ＭＯＳＦＥＴＭｎ１、Ｍｎ２、Ｍｎの下側の部分とＰチ
ャンネルＭＯ３ＦＥＴＭｐｌ、Ｍｐ２、Ｍｐの下側の部
分とに「ハイ」レベルｖｈと「ロウ」レベルＶ２との中
間の電位を共通に与えるようにしても良い。
ＯＳインバータ回路に適用したものであったが、本発明
電界効果型半導体装置は必ずしもＭ ＯＳ−ｆ’ンバー
タだけにしか適用することができないというものではな
く、第７図に示す第５の実施例のようにＮＡＮＤ回路に
も、また第８図に示す第６の実施例のようにトランスミ
ッションスイッチ回路にも適用することができる。この
場合、ＮチャンネルＭＯ３ＦＥＴＭｎｌ、Ｍｎ２、Ｍｎ
か形成された部分の下側には「ハイ」レベルの′電位を
与え、ＰチャンネルＭＯ３ＦＥＴＭρ１、Ｍｐ２、Ｍｐ
が形成された部分の下側には「ロウ」レベルを与えてＭ
ＯＳ Ｆ ＥＴかオンしたときそのオンしたＭＯＳＦＥ
Ｔのゲート電極とＭＯＳＦＥＴのＦ側の部分との間に電
位差を惺えないようにしている。しかし５Ｎチャンネル
ＭＯＳＦＥＴＭｎ１、Ｍｎ２、Ｍｎの下側の部分とＰチ
ャンネルＭＯ３ＦＥＴＭｐｌ、Ｍｐ２、Ｍｐの下側の部
分とに「ハイ」レベルｖｈと「ロウ」レベルＶ２との中
間の電位を共通に与えるようにしても良い。
（Ｈ，発明の効果）
以上に述べたように、本発明電界効果型半導体装置は、
導電体の表面の絶縁層上に電界効果トランジスタが形成
された電界効果型半導体装置において、上記導電体の少
なくとも上記電界効果トランジスタの下方に位置する部
分に、その電界効果トランジスタを導通させるときケー
ト電極にり、える電位か、その電界効果トランジスタを
非導通にさせるときゲート電極に与える電位よりも導通
させるときゲート電極に与える電位に近い電位かを与え
るようにしたことを特徴とする。
導電体の表面の絶縁層上に電界効果トランジスタが形成
された電界効果型半導体装置において、上記導電体の少
なくとも上記電界効果トランジスタの下方に位置する部
分に、その電界効果トランジスタを導通させるときケー
ト電極にり、える電位か、その電界効果トランジスタを
非導通にさせるときゲート電極に与える電位よりも導通
させるときゲート電極に与える電位に近い電位かを与え
るようにしたことを特徴とする。
従って、本発明電界効果型を導体装置によれば、ゲート
電極に電界効果トランジスタをオンさせるゲート電圧が
加わったときにゲート？ｉＸ極と電界効果トランジスタ
の下側の導電体との間には電位差が全く生じないか僅か
しか生じないのでチャンネルにはそれと垂直に方向の強
い電界が生−じない。依って、チャンネルを通るキャリ
アの移動度がチャンネルと垂直な方向の電界によって低
くなることを回避することができ、電界効果トランジス
タを使った回路（例えばインバータ）の出力の立ち上が
りあるいは立ち下がりの速度を速くすることができる。
電極に電界効果トランジスタをオンさせるゲート電圧が
加わったときにゲート？ｉＸ極と電界効果トランジスタ
の下側の導電体との間には電位差が全く生じないか僅か
しか生じないのでチャンネルにはそれと垂直に方向の強
い電界が生−じない。依って、チャンネルを通るキャリ
アの移動度がチャンネルと垂直な方向の電界によって低
くなることを回避することができ、電界効果トランジス
タを使った回路（例えばインバータ）の出力の立ち上が
りあるいは立ち下がりの速度を速くすることができる。
第１図は本発明電界効果型半導体装置の第１の実施例を
示す断面図、第２図は入力信号と出力信号の波形図、第
３図は本発明電界効果型半導体装置の変形例を示す断面
図、第４図は本発明電界効果型半導体装置の第２の実施
例を示す断面図、第５図は本発明電界効果型半導体装置
の第３の実施例を示す断面図、第６図は本発明電界効果
型半導体装置の第４の実施例を示す断面図、第７図は本
発明電界効果型半導体装置の第５の実施例を示す回路図
、第８図は本発明電界効果型半導体装置の第６の実施例
を示す回路図、第９図は従来例を示す断面図、第１０図
はＣＭＯＳ回路の回路図、第１１図は発明が解決しよう
とする問題点を示す人力信号及び出力信号の波形図であ
る。 符号の説明 １ｎ、ｉｐ・・・導電体、 ３・・・絶縁層、 Ｍｎ、Ｍｐ・・・電界効果トランジスタ。 （芝采伊りのＷＴ面図 第９図 回２各図 間組点（示寸入出カ波形図第１０
図 第１１図 ζ ・ （ −・ ミ Ｑ、° ζ 、−ｒｎミ ＋洸
示す断面図、第２図は入力信号と出力信号の波形図、第
３図は本発明電界効果型半導体装置の変形例を示す断面
図、第４図は本発明電界効果型半導体装置の第２の実施
例を示す断面図、第５図は本発明電界効果型半導体装置
の第３の実施例を示す断面図、第６図は本発明電界効果
型半導体装置の第４の実施例を示す断面図、第７図は本
発明電界効果型半導体装置の第５の実施例を示す回路図
、第８図は本発明電界効果型半導体装置の第６の実施例
を示す回路図、第９図は従来例を示す断面図、第１０図
はＣＭＯＳ回路の回路図、第１１図は発明が解決しよう
とする問題点を示す人力信号及び出力信号の波形図であ
る。 符号の説明 １ｎ、ｉｐ・・・導電体、 ３・・・絶縁層、 Ｍｎ、Ｍｐ・・・電界効果トランジスタ。 （芝采伊りのＷＴ面図 第９図 回２各図 間組点（示寸入出カ波形図第１０
図 第１１図 ζ ・ （ −・ ミ Ｑ、° ζ 、−ｒｎミ ＋洸
Claims (1)
- （１）導電体の表面の絶縁層上に電界効果トランジスタ
が形成された電界効果型半導体装置において、 上記導電体の少なくとも上記電界効果トランジスタの下
方に位置する部分に、その電界効果トランジスタを導通
させるときゲート電極に与える電位か、その電界効果ト
ランジスタを非導通にさせるときゲート電極に与える電
位よりも導通させるときゲート電極に与える電位に近い
電位かを与えるようにした ことを特徴とするものである。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61173205A JPH0824186B2 (ja) | 1986-07-23 | 1986-07-23 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61173205A JPH0824186B2 (ja) | 1986-07-23 | 1986-07-23 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6329975A true JPS6329975A (ja) | 1988-02-08 |
| JPH0824186B2 JPH0824186B2 (ja) | 1996-03-06 |
Family
ID=15956060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61173205A Expired - Lifetime JPH0824186B2 (ja) | 1986-07-23 | 1986-07-23 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824186B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0236568A (ja) * | 1988-07-27 | 1990-02-06 | Fuji Xerox Co Ltd | 半導体装置及びこれを用いたイメージセンサの駆動装置 |
| JPH03282304A (ja) * | 1990-03-30 | 1991-12-12 | Toppan Printing Co Ltd | 表裏パターン検査装置 |
| JPH03282303A (ja) * | 1990-03-30 | 1991-12-12 | Toppan Printing Co Ltd | 表裏パターン検査装置 |
| US5294821A (en) * | 1990-10-09 | 1994-03-15 | Seiko Epson Corporation | Thin-film SOI semiconductor device having heavily doped diffusion regions beneath the channels of transistors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688354A (en) * | 1979-12-20 | 1981-07-17 | Toshiba Corp | Semiconductor integrated circuit device |
-
1986
- 1986-07-23 JP JP61173205A patent/JPH0824186B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688354A (en) * | 1979-12-20 | 1981-07-17 | Toshiba Corp | Semiconductor integrated circuit device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0236568A (ja) * | 1988-07-27 | 1990-02-06 | Fuji Xerox Co Ltd | 半導体装置及びこれを用いたイメージセンサの駆動装置 |
| JPH03282304A (ja) * | 1990-03-30 | 1991-12-12 | Toppan Printing Co Ltd | 表裏パターン検査装置 |
| JPH03282303A (ja) * | 1990-03-30 | 1991-12-12 | Toppan Printing Co Ltd | 表裏パターン検査装置 |
| US5294821A (en) * | 1990-10-09 | 1994-03-15 | Seiko Epson Corporation | Thin-film SOI semiconductor device having heavily doped diffusion regions beneath the channels of transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0824186B2 (ja) | 1996-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |