JPS62219712A - Ｍｏｓｆｅｔの制御回路装置 - Google Patents
Ｍｏｓｆｅｔの制御回路装置Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ソースと基準電位との間にある負荷を備えた
ＭＯＳＦＥＴの制御のため（＝、（ａ） 第１のＭＯ
ＳＦＥＴのドレインが出力端子（−接続され、 （ｂ） 前記出力端子は運転電圧源の一方の極１：接
続され、 （ｃ） 第１のＭＯＳＦＥＴのゲートと基準電位との
間にスイッチが接続され、 （ｄ） 第１のＭＯＳＦＥＴのゲート導線中に２つの
ダイオードの直列回路が挿入され、 （ｅ） その直列回路の中間接続点はコンデンサの一
端に接続され、 げ）そのコンデンサの他端はクロックされる直流電圧が
印加可能な第１の接続端子と接続されている ＭＯＳＦＥＴの制御回路装置およびこの回路装置を集積
化するためのダイオード集積回路装置に関する。
ＭＯＳＦＥＴの制御のため（＝、（ａ） 第１のＭＯ
ＳＦＥＴのドレインが出力端子（−接続され、 （ｂ） 前記出力端子は運転電圧源の一方の極１：接
続され、 （ｃ） 第１のＭＯＳＦＥＴのゲートと基準電位との
間にスイッチが接続され、 （ｄ） 第１のＭＯＳＦＥＴのゲート導線中に２つの
ダイオードの直列回路が挿入され、 （ｅ） その直列回路の中間接続点はコンデンサの一
端に接続され、 げ）そのコンデンサの他端はクロックされる直流電圧が
印加可能な第１の接続端子と接続されている ＭＯＳＦＥＴの制御回路装置およびこの回路装置を集積
化するためのダイオード集積回路装置に関する。
かかる回路装置は、例えば刊行物「シーメンス−＝＋７
ボーネンツ（Ｓｉｅｍｅｎｓ Ｃｏｍｐｏｎｅｎｔｓ
） Ｊ２２（１９８４）、第４号９頁１６９ ｆｆに
記載されている。それは、ソース側負荷を備えたＭＯＳ
ＦＥＴ（ソースホロワ）のソース電位が導通時に変化
することＣ二基いている。ＭＯＳＦＥＴを導通状態に保
つべき場合には、ゲート電位は絶えず少なくとも動作電
圧だけソース電位よりも高くなげればならない。
ボーネンツ（Ｓｉｅｍｅｎｓ Ｃｏｍｐｏｎｅｎｔｓ
） Ｊ２２（１９８４）、第４号９頁１６９ ｆｆに
記載されている。それは、ソース側負荷を備えたＭＯＳ
ＦＥＴ（ソースホロワ）のソース電位が導通時に変化
することＣ二基いている。ＭＯＳＦＥＴを導通状態に保
つべき場合には、ゲート電位は絶えず少なくとも動作電
圧だけソース電位よりも高くなげればならない。
したがって、ＭＯＳＦＥＴの完全な導通状態では、ゲー
ト電位は少なくとも動作電圧だけドレイン電位の上Ｃ：
な杼ればならない。公知の回路は、ドレイン・ソース電
圧源よりも高い電圧（運転電圧）が得られない場合にも
、ソースホロワを確実に導通状態Ｃ：保つことを可能ζ
：する。その場谷に、この回路は倍電圧回路を使用する
。この倍電圧回路ではコンデンサがダイオードの１つを
介して運転電圧（＝充電される。
ト電位は少なくとも動作電圧だけドレイン電位の上Ｃ：
な杼ればならない。公知の回路は、ドレイン・ソース電
圧源よりも高い電圧（運転電圧）が得られない場合にも
、ソースホロワを確実に導通状態Ｃ：保つことを可能ζ
：する。その場谷に、この回路は倍電圧回路を使用する
。この倍電圧回路ではコンデンサがダイオードの１つを
介して運転電圧（＝充電される。
付加的にコンデンサには運転電圧よりも大きい電圧まで
コンデンサを充電するタクトされる直流電圧が供給され
る。コンデンサは第２のダイオードを介してＭＯＳＦＥ
Ｔのゲート・ソース間静電容量へ放電し、そのＭＯＳＦ
ＥＴを導通状態覗：制御する。
コンデンサを充電するタクトされる直流電圧が供給され
る。コンデンサは第２のダイオードを介してＭＯＳＦＥ
Ｔのゲート・ソース間静電容量へ放電し、そのＭＯＳＦ
ＥＴを導通状態覗：制御する。
本発明の目的は、産業上の利用分野の項において定義し
た如き回路装置を半導体チップ上（二集積化可能にする
ことにある。その場合（＝、特に両ダイオードのため（
二集積化可能な構成を提供しようとするものである。
た如き回路装置を半導体チップ上（二集積化可能にする
ことにある。その場合（＝、特に両ダイオードのため（
二集積化可能な構成を提供しようとするものである。
上記の目的は、本発明によれば、冒頭に述べた回路装置
において、次のｆｇ）〜（ｎ）のようにすること（二よ
り達成される。即ち、 （ｇ） 前記ダイオードの直列回路は第２のＭＯＳＦ
ＥＴのドレイン・ソース区間を介して前記出力端子に接
続され、 （ｈｌ 第２のＭＯＳＦＥＴは第１のＭＯＳＦＥＴと
は反対のチャネル型であり、ソース側を前記出力端子（
二接続され、 （ｉ） 第２のＭＯＳＦＥＴのソースとゲートとの間
［：抵抗が接続され、 （ｊ）第２のＭ ＯＳ Ｆ Ｅ Ｔのゲートと基準電位
との間に第１のＭＯＳＦＥＴＣ：対応するチャネル型の
第３のＭＯＳＦＥＴのソース・ドレイン区間が接続され
、 （ｋ） 第３のＭＯＳＦＥＴのゲートは第２の入力端
子に接続され、 （１）前記スイッチは第１のＭＯＳＦＥＴに対応するチ
ャネル型の第４のＭＯＳＦＥＴによって形成され、 （へ）第４のＭ ＯＳ Ｆ Ｅ Ｔのゲートが第３の入
力端子と接続され、 （ｎ） 第２および第３の入力端子に互いに逆の論理
信号が印加される よう（−することである。
において、次のｆｇ）〜（ｎ）のようにすること（二よ
り達成される。即ち、 （ｇ） 前記ダイオードの直列回路は第２のＭＯＳＦ
ＥＴのドレイン・ソース区間を介して前記出力端子に接
続され、 （ｈｌ 第２のＭＯＳＦＥＴは第１のＭＯＳＦＥＴと
は反対のチャネル型であり、ソース側を前記出力端子（
二接続され、 （ｉ） 第２のＭＯＳＦＥＴのソースとゲートとの間
［：抵抗が接続され、 （ｊ）第２のＭ ＯＳ Ｆ Ｅ Ｔのゲートと基準電位
との間に第１のＭＯＳＦＥＴＣ：対応するチャネル型の
第３のＭＯＳＦＥＴのソース・ドレイン区間が接続され
、 （ｋ） 第３のＭＯＳＦＥＴのゲートは第２の入力端
子に接続され、 （１）前記スイッチは第１のＭＯＳＦＥＴに対応するチ
ャネル型の第４のＭＯＳＦＥＴによって形成され、 （へ）第４のＭ ＯＳ Ｆ Ｅ Ｔのゲートが第３の入
力端子と接続され、 （ｎ） 第２および第３の入力端子に互いに逆の論理
信号が印加される よう（−することである。
以下、第１図ないし第３図１：示す実施例を参照しなが
ら本発明を更（二詳細（＝説明する。
ら本発明を更（二詳細（＝説明する。
第１図は本発明による回路装置を示し、第２図は３つの
入力端子Ｃおける電圧および負荷電流のタイムチャート
を示し、第３図はダイオードの集積回路装置を示す。
入力端子Ｃおける電圧および負荷電流のタイムチャート
を示し、第３図はダイオードの集積回路装置を示す。
第１図Ｃ二よる回路装置（＝おけるソースホロワとして
運転される第１のＭＯＳＦＥＴはＴ１にて示されている
。このＭＯＳＦＥＴｃはソース側１：負荷ＲＬが直列１
：接続されている。この直列回路はは運転電圧中ＵＢ
Ｃおける出力端子４と基準電位（アース）との間（：あ
る。第１のＭＯＳＦＥＴＴ１はゲート・ソース間静電容
量ＣａＳを有する。
運転される第１のＭＯＳＦＥＴはＴ１にて示されている
。このＭＯＳＦＥＴｃはソース側１：負荷ＲＬが直列１
：接続されている。この直列回路はは運転電圧中ＵＢ
Ｃおける出力端子４と基準電位（アース）との間（：あ
る。第１のＭＯＳＦＥＴＴ１はゲート・ソース間静電容
量ＣａＳを有する。
Ｔ１のゲートは２つのダイオードＤ１．Ｄ２の直列回路
および第２のＭＯＳＦＥＴ Ｔｉのソース・ドレイン
区間を介して回路の端子４と接続されている。第２のＭ
ＯＳＦＥＴ Ｔ２は第１のＭＯＳＦＥＴ Ｔ１とは
反対のチャネル型である。この実施例においては、Ｔ１
はｎチャネル型であり、Ｔ２はｎチャネル型である。第
２のＭＯＳＦＥＴＴ２はソース側を端子４に接続されて
いる。
および第２のＭＯＳＦＥＴ Ｔｉのソース・ドレイン
区間を介して回路の端子４と接続されている。第２のＭ
ＯＳＦＥＴ Ｔ２は第１のＭＯＳＦＥＴ Ｔ１とは
反対のチャネル型である。この実施例においては、Ｔ１
はｎチャネル型であり、Ｔ２はｎチャネル型である。第
２のＭＯＳＦＥＴＴ２はソース側を端子４に接続されて
いる。
第２のＭＯＳＦＥＴ Ｔ２のソースとゲートとの間（
：抵抗Ｒ１が接続されている。Ｔ２のゲートは第３のＭ
ＯＳＦＥＴ Ｔ３を介してアースに接続されている。
：抵抗Ｒ１が接続されている。Ｔ２のゲートは第３のＭ
ＯＳＦＥＴ Ｔ３を介してアースに接続されている。
これはＴ］と同じチャネル型である。Ｔ３のドレイン端
子はアースに接続され、ゲート端子は入力端子２（：接
続されている。
子はアースに接続され、ゲート端子は入力端子２（：接
続されている。
両ダイオードＤ１およびＤ２からなる直列回路は中間タ
ップを有し、この中間タップはコンデンサＣの一端に接
続されている。このコンデンサの他端は入力端子１と接
続されている。
ップを有し、この中間タップはコンデンサＣの一端に接
続されている。このコンデンサの他端は入力端子１と接
続されている。
第・１のＭＯＳＦＥＴ Ｔ１のゲート端子は第４のＭ
ＯＳＦＥＴ Ｔ４のソース・ドレイン区間と接続され
ている。このＭＯＳＦＥＴ Ｔ４はソース側を同様に
アースに接続され、ゲート端子は入力端子３１：接続さ
れている。
ＯＳＦＥＴ Ｔ４のソース・ドレイン区間と接続され
ている。このＭＯＳＦＥＴ Ｔ４はソース側を同様に
アースに接続され、ゲート端子は入力端子３１：接続さ
れている。
第１のＭＯＳＦＥＴ Ｔ１の導通のために入力端子に
第２図にｕｌ、ｕ２およびｕ３で示した電圧が与えられ
る。その場合Ｕ］はクロック直流電圧であり、そのスト
ロークは例えば運転電圧に相当していてよい。電圧ｕ２
およびｕ３は、例えばレベルＬ＝ＯＶおよびＨ＝ｓＶを
有する論理回路の出力信号である。これらの信号は互い
に逆である。
第２図にｕｌ、ｕ２およびｕ３で示した電圧が与えられ
る。その場合Ｕ］はクロック直流電圧であり、そのスト
ロークは例えば運転電圧に相当していてよい。電圧ｕ２
およびｕ３は、例えばレベルＬ＝ＯＶおよびＨ＝ｓＶを
有する論理回路の出力信号である。これらの信号は互い
に逆である。
したがって入力端子１（：クロツク電圧が加えられてい
る間、電圧ｕ３はＬであり、端子２における電圧ｕ２は
Ｈである。それにより、第４のＭＯＳＦＥＴ Ｔ、ａ
は阻止され、第３のＭＯＳＦＥＴＴ３は開かれる。それ
により、電流が端子４から第２のＭＯＳＦＥＴ Ｔｚ
、ダイオードＤ１を通ってコンデンサＣに流れる。それ
によりコンデンサＣは運転電圧＋ＵＢに充電される。電
圧ｕ２のクロック毎（ニコンデンサＣの電荷が高まるの
で、コンデンサＣは運転電圧＋ＵＢよりも高い電圧に充
電される。したがって、コンデンサＣは常時Ｔｘのゲー
ト・ソー′ス間静電容量Ｃ０８へ放電し、Ｔ１を連続導
通状態Ｃ二制御する。それにより負荷電流ＩＬが端子十
ＵＢからアースへ向けて流れる。
る間、電圧ｕ３はＬであり、端子２における電圧ｕ２は
Ｈである。それにより、第４のＭＯＳＦＥＴ Ｔ、ａ
は阻止され、第３のＭＯＳＦＥＴＴ３は開かれる。それ
により、電流が端子４から第２のＭＯＳＦＥＴ Ｔｚ
、ダイオードＤ１を通ってコンデンサＣに流れる。それ
によりコンデンサＣは運転電圧＋ＵＢに充電される。電
圧ｕ２のクロック毎（ニコンデンサＣの電荷が高まるの
で、コンデンサＣは運転電圧＋ＵＢよりも高い電圧に充
電される。したがって、コンデンサＣは常時Ｔｘのゲー
ト・ソー′ス間静電容量Ｃ０８へ放電し、Ｔ１を連続導
通状態Ｃ二制御する。それにより負荷電流ＩＬが端子十
ＵＢからアースへ向けて流れる。
第１のＭＯＳＦＥＴ Ｔ１を遮断させようとするとき
には、端子１における電圧が零にされ、電圧ｕ３はＨへ
移行され、電圧ｕ２はＬへ移行される。それにより第３
Ｍ０８ＦＥＴ Ｔ３が導通し、静電容量ＣａＳが放電
させられる。同時（二第２Ｍ０８ＦＥＴ Ｔ２が阻止
されるので、コンデンサＣの再充電は中止される。
には、端子１における電圧が零にされ、電圧ｕ３はＨへ
移行され、電圧ｕ２はＬへ移行される。それにより第３
Ｍ０８ＦＥＴ Ｔ３が導通し、静電容量ＣａＳが放電
させられる。同時（二第２Ｍ０８ＦＥＴ Ｔ２が阻止
されるので、コンデンサＣの再充電は中止される。
第１図による回路装置は簡単（：集積化でき、その場合
にＭ ＯＳ Ｆ Ｅ Ｔの集積化はＩＣ回路技術で行う
ことができる。したがって集積化されたＭＯＳＦＥＴ並
びに集積化された抵抗およびコンデンサの図示は省略し
、第３図（：はダイオードＤ１およびＤ２’の集積回路
装置だけを示す。
にＭ ＯＳ Ｆ Ｅ Ｔの集積化はＩＣ回路技術で行う
ことができる。したがって集積化されたＭＯＳＦＥＴ並
びに集積化された抵抗およびコンデンサの図示は省略し
、第３図（：はダイオードＤ１およびＤ２’の集積回路
装置だけを示す。
ダイオードは基板として第１のゾーン５を持つ半導体に
集積されている。第１のシー７５の一方の側ｇ二は強（
ドーピングされたゾーン６が接している。このゾーン６
は運転電圧＋ＵＢと接続されている。第１のゾーンＳ中
に反対の導電型のゾーン７が表面が平坦になるように埋
設され℃いる。
集積されている。第１のシー７５の一方の側ｇ二は強（
ドーピングされたゾーン６が接している。このゾーン６
は運転電圧＋ＵＢと接続されている。第１のゾーンＳ中
に反対の導電型のゾーン７が表面が平坦になるように埋
設され℃いる。
このゾーン７は２つの部分８，９からなる。部分９は部
分８よりも強くドーピングされ、かつ部分８よりも厚い
。部分８にはドレインゾーン］０およびソースゾーン１
１が埋設されている。両ゾーン１０．１１の間において
部分８は半導体表面に露出されており、そこをゲート電
極１２によって覆われている。ゾーン８はそこでラテラ
ルＭＯＳＦＥＴのゲートゾーンを形成している。ゲート
電極１２はドレインゾーン１０および端子すに接続され
ている。部分９にはダイオードＤ１のカンードであるゾ
ーン１３が埋設されている。アノードゾーンは部分９に
よって形成され、これは端子ａに接続されている。ダイ
オードＤ２のソースゾーン１１およびダイオードＤｌの
カッニドゾーン１３は抵抗Ｒ２を介して互いに接続され
て端子Ｃに接続されている。端子の符号は第１図の端子
ａ、ｂ、Ｃの符号Ｃ対応している。
分８よりも強くドーピングされ、かつ部分８よりも厚い
。部分８にはドレインゾーン］０およびソースゾーン１
１が埋設されている。両ゾーン１０．１１の間において
部分８は半導体表面に露出されており、そこをゲート電
極１２によって覆われている。ゾーン８はそこでラテラ
ルＭＯＳＦＥＴのゲートゾーンを形成している。ゲート
電極１２はドレインゾーン１０および端子すに接続され
ている。部分９にはダイオードＤ１のカンードであるゾ
ーン１３が埋設されている。アノードゾーンは部分９に
よって形成され、これは端子ａに接続されている。ダイ
オードＤ２のソースゾーン１１およびダイオードＤｌの
カッニドゾーン１３は抵抗Ｒ２を介して互いに接続され
て端子Ｃに接続されている。端子の符号は第１図の端子
ａ、ｂ、Ｃの符号Ｃ対応している。
ラテラルＭＯ５ＦＥＴはダイオードＤ２を形成するのＣ
二対して、ダイオードＤｌはゾーン】３および部分９に
よって形成されている。端子すに電圧が印加されると、
ラテラルＭＯＳＦＥＴが導通して電流をゾーン１０から
部分８を通してゾーン１１へ流して端子Ｃへ導びく。端
子ａＣ電圧が印加されると電流が部分９へ流れ、ゾーン
１３を介して端子Ｃへ導びかれる。
二対して、ダイオードＤｌはゾーン】３および部分９に
よって形成されている。端子すに電圧が印加されると、
ラテラルＭＯＳＦＥＴが導通して電流をゾーン１０から
部分８を通してゾーン１１へ流して端子Ｃへ導びく。端
子ａＣ電圧が印加されると電流が部分９へ流れ、ゾーン
１３を介して端子Ｃへ導びかれる。
シー／１３は部分９およびゾーン５と共に寄生バイポー
ラトランジスタ１５を形成し、これに対してゾーン１１
は部分８およびゾーン５と共に寄生バイポーラトランジ
スタ１４を形成している。
ラトランジスタ１５を形成し、これに対してゾーン１１
は部分８およびゾーン５と共に寄生バイポーラトランジ
スタ１４を形成している。
寄生バイポーラトランジスタ１５の作用は主として部°
分９の高ドーピングと部分８に比べて大きい厚みと１：
よって除去され、その結果比較的僅かな電流増幅度とな
る（β＝１０・・・・・５０）。 寄生バイポーラトラ
ンジスタ１４の作用は抵抗Ｒ２［二よって制限される。
分９の高ドーピングと部分８に比べて大きい厚みと１：
よって除去され、その結果比較的僅かな電流増幅度とな
る（β＝１０・・・・・５０）。 寄生バイポーラトラ
ンジスタ１４の作用は抵抗Ｒ２［二よって制限される。
この場合原理的には部分８を厚（実施することも可能で
あるが、しかしこの場合にはドーピングの強さＣ；関し
て制限が生じる。
あるが、しかしこの場合にはドーピングの強さＣ；関し
て制限が生じる。
なぜならばラテラルＭＯ５ＦＥＴの低い動作電圧が望ま
れるからである。部分８および９を互いに分離されたゾ
ーンとして構成することも可能である。
れるからである。部分８および９を互いに分離されたゾ
ーンとして構成することも可能である。
以上のよう（：、本発明（：よれば、ＭＯＳＦＥＴの制
御回路装置を半導体チップ上に集積化することができる
。
御回路装置を半導体チップ上に集積化することができる
。
第１図は本発明による回路装置の実施例を示す回路図、
第２図は３つの入力端子における電圧および負荷電流の
経過を示すタイムチャート、第３図はダイオードの集積
回路装置の実施例を示す半導体装置構造図である。 ＴＩ・・・第】のＭ ＯＳ Ｆ Ｅ Ｔ、 Ｔ２−・
・・第２のＭＯＳＦＥＴ１ Ｔ３− 第３のＭＯＳ
Ｆ Ｅ Ｔ。 Ｔ４・・・第４のＭＯＳＦＥＴ、 Ｄｌ、Ｄ２・・・
ダイオード、 Ｒ１，Ｒ２・・・抵抗、 】・・・第
１の入力端子、 ２・・・第２の入力端子、 ３・・
・第３の入力端子、 ４・・・出力端子、 ５・・
・基板、８・・・ケートゾーン、 ９・・・ベースゾ
ーン、 １０・・・ドレインゾーン、 １１・・・
ソース：／’−７、１２・・・ゲート電極、 】３・
・・エミッタ（カンード）ゾーン。
第２図は３つの入力端子における電圧および負荷電流の
経過を示すタイムチャート、第３図はダイオードの集積
回路装置の実施例を示す半導体装置構造図である。 ＴＩ・・・第】のＭ ＯＳ Ｆ Ｅ Ｔ、 Ｔ２−・
・・第２のＭＯＳＦＥＴ１ Ｔ３− 第３のＭＯＳ
Ｆ Ｅ Ｔ。 Ｔ４・・・第４のＭＯＳＦＥＴ、 Ｄｌ、Ｄ２・・・
ダイオード、 Ｒ１，Ｒ２・・・抵抗、 】・・・第
１の入力端子、 ２・・・第２の入力端子、 ３・・
・第３の入力端子、 ４・・・出力端子、 ５・・
・基板、８・・・ケートゾーン、 ９・・・ベースゾ
ーン、 １０・・・ドレインゾーン、 １１・・・
ソース：／’−７、１２・・・ゲート電極、 】３・
・・エミッタ（カンード）ゾーン。
Claims (1)
- 【特許請求の範囲】 １）ソースと基準電位との間にある負荷を備えたＭＯＳ
ＦＥＴの制御のために、 （ａ）第１のＭＯＳＦＥＴ（Ｔ１）のドレインが出力端
子（４）に接続され、 （ｂ）前記出力端子（４）は運転電圧源の一方の極に接
続され、 （ｃ）第１のＭＯＳＦＥＴ（Ｔ１）のゲートと基準電位
との間にスイッチが接続され、 （ｄ）第１のＭＯＳＦＥＴ（Ｔ１）のゲート導線中に２
つのダイオード（Ｄ１、Ｄ２）の 直列回路が挿入され、 （ｅ）その直列回路の中間接続点はコンデンサ（Ｃ）の
一端に接続され、 （ｆ）そのコンデンサの他端はクロック直流電圧が印加
される第１の接続端子（１）と接 続されているＭＯＳＦＥＴの制御回路装置 において、 （ｇ）前記ダイオード（Ｄ１、Ｄ２）の直列回路は第２
のＭＯＳＦＥＴ（Ｔ２）のドレイ ン・ソース区間を介して前記出力端子（４）に接続され
、 （ｈ）第２のＭＯＳＦＥＴ（Ｔ２）は第１のＭＯＳＦＥ
Ｔ（Ｔ１）とは反対のチャネル 型であり、ソース側を前記出力端子（４） に接続され、 （ｉ）第２のＭＯＳＦＥＴ（Ｔ２）のソースとゲートと
の間に抵抗（Ｒ１）が接続され、 （ｊ）第２のＭＯＳＦＥＴ（Ｔ２）のゲートと基準電位
との間に第１のＭＯＳＦＥＴ（Ｔ１）に対応するチャネ
ル型の第３のＭＯＳＦＥＴ（Ｔ３）のソース・ドレイン
区間が接続さ れ、 （ｋ）第３のＭＯＳＦＥＴのゲートは第２の入力端子（
２）に接続され、 （１）前記スイッチは第１のＭＯＳＦＥＴ（Ｔ１）に対
応するチャネル型の第４のＭＯＳＦＥＴ（Ｔ４）によつ
て形成され、 （ｍ）第４のＭＯＳＦＥＴ（Ｔ４）のゲート端子は第３
の入力端子（３）と接続され、 （ｎ）第２および第３の入力端子（２、３）に互いに逆
の論理信号が印加される ことを特徴とするＭＯＳＦＥＴの制御回路 装置。 ２）半導体基板（５）中に、ソースゾーン（１１）とド
レインゾーン（１０）とゲートゾーン（８）とを備え且
つゲート電極（１２）がドレインゾーン（１０）と接続
されているラテラルＭＯＳＦＥＴが埋設されており、エ
ミッタゾーン（１３）とベースゾーン（９）と半導体基
板（５）により形成されたコレクタゾーンを持つ低い電
流増幅度の垂直方向のバイポーラトランジスタを備え、
ソースゾーン（１１）とエミッタゾーン（１３）との間
に抵抗（Ｒ２）があり、ベースゾーン（９）に端子（ａ
）が設けられていることを特徴とするダイオード集積回
路装置。 ３）ゲートゾーン（８）およびベースゾーン（９）は唯
一のつながり合つたゾーンをなしていることを特徴とす
る特許請求の範囲第２項記載の集積回路装置。 ４）ベースゾーン（９）はゲートゾーン（８）よりも厚
く且つ高ドーピングされていることを特徴とする特許請
求の範囲第３項記載の集積回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3608023 | 1986-03-11 | ||
| DE3608023.3 | 1986-03-11 |
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|---|---|
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Family Applications (1)
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| JP62051873A Granted JPS62219712A (ja) | 1986-03-11 | 1987-03-06 | Ｍｏｓｆｅｔの制御回路装置 |
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