JPS583264A - 高耐圧半導体集積回路およびその製造方法 - Google Patents
高耐圧半導体集積回路およびその製造方法Info
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- JPS583264A JPS583264A JP56100510A JP10051081A JPS583264A JP S583264 A JPS583264 A JP S583264A JP 56100510 A JP56100510 A JP 56100510A JP 10051081 A JP10051081 A JP 10051081A JP S583264 A JPS583264 A JP S583264A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
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- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は＾耐圧手導体蟻積回路および七の製造方法に係
り、例え＃′ｉ螢光表示管等の高電圧で駆動される装置
を外付は回路無しに直秦駆−ｅＩＩＩｉｌでしかも素子
形成が容易な為耐圧手導体系横回１ｌｌＩに調する。
り、例え＃′ｉ螢光表示管等の高電圧で駆動される装置
を外付は回路無しに直秦駆−ｅＩＩＩｉｌでしかも素子
形成が容易な為耐圧手導体系横回１ｌｌＩに調する。
一般ＫＸ手導体４積回路（以下、ＩＣと称する）を構成
するトランジスタとしてはＰチャネルＭＯ８ＦＥＴ（以
下、ｐ−ＭＯＳと称する）よｐ−弗チャネルＭＯ８ＦＥ
Ｔ （以ド、謁−ＭＯＳと称する）の方が高速動作が９
総なので、謁−ＭＯＳが用−られる場合が多い。
するトランジスタとしてはＰチャネルＭＯ８ＦＥＴ（以
下、ｐ−ＭＯＳと称する）よｐ−弗チャネルＭＯ８ＦＥ
Ｔ （以ド、謁−ＭＯＳと称する）の方が高速動作が９
総なので、謁−ＭＯＳが用−られる場合が多い。
電卓中ディジメル時計等にみもれる貞光表示管等、高電
圧で駆動される一Ｘ＆−を駆動する＾耐圧ＩＣの出力部
は、ルーＭ０８を用ｖｋ良従来の＾耐圧ＩＣの場合、Ｉ
ＩＩＩ耐圧の算−６１［０８出力トランジスタをオープ
ンドレイ／形式てＩＣの出力端子Ｋｍ続してい友。この
に米杉で社、犠に詳述するように、螢光表示管等の砿胤
動装置を駆動する場合は外付けｔＡｌｌＩを必蓋とする
ので鳥価格になると＾う間−がｈ２え。さらに、ｎｍｍ
装置がオフの状虐のと龜は出力トランジスタはオフであ
り、被駆動装置をオフに４ｊｌりときに、出力トランジ
スタをオンに保持していなければならなかった。従って
、被駆動装置の非Ｉ用時に為耐圧ＩＣの出力トランジス
タをオンにし続けねばならず、消費電力が太き＾という
問題があった。
圧で駆動される一Ｘ＆−を駆動する＾耐圧ＩＣの出力部
は、ルーＭ０８を用ｖｋ良従来の＾耐圧ＩＣの場合、Ｉ
ＩＩＩ耐圧の算−６１［０８出力トランジスタをオープ
ンドレイ／形式てＩＣの出力端子Ｋｍ続してい友。この
に米杉で社、犠に詳述するように、螢光表示管等の砿胤
動装置を駆動する場合は外付けｔＡｌｌＩを必蓋とする
ので鳥価格になると＾う間−がｈ２え。さらに、ｎｍｍ
装置がオフの状虐のと龜は出力トランジスタはオフであ
り、被駆動装置をオフに４ｊｌりときに、出力トランジ
スタをオンに保持していなければならなかった。従って
、被駆動装置の非Ｉ用時に為耐圧ＩＣの出力トランジス
タをオンにし続けねばならず、消費電力が太き＾という
問題があった。
本発明は上述の従来形式における関聰点にかんがみ、＾
耐圧ＩＣの出力トランジスタをオープンソース形にする
とい５＃ＩＩａに基づき、外付は回路を不ｇ１１にしで
１１１＃に音低減すると共忙、高電圧で駆動される装−
を駆動する＾耐圧ＩＣの消費電力を低減することを目的
とする。
耐圧ＩＣの出力トランジスタをオープンソース形にする
とい５＃ＩＩａに基づき、外付は回路を不ｇ１１にしで
１１１＃に音低減すると共忙、高電圧で駆動される装−
を駆動する＾耐圧ＩＣの消費電力を低減することを目的
とする。
本處明の他の１つの目的は、高電圧で駆動される偏置を
詳細するＩＣ内部が襲−ｆｌｌｌｏｓからなる高耐圧Ｉ
Ｃの出力トランジスタを＾耐圧Ｆ−ＭＯＳトして内部Ｉ
Ｃの％−ＭＯ８と同一半導体基板上に形成することによ
り、高耐圧ＩＣの低消費電力化を図り、めわせて出力段
における電８Ｅ呻伏の発生−を低Ｔせしめることにある
。
詳細するＩＣ内部が襲−ｆｌｌｌｏｓからなる高耐圧Ｉ
Ｃの出力トランジスタを＾耐圧Ｆ−ＭＯＳトして内部Ｉ
Ｃの％−ＭＯ８と同一半導体基板上に形成することによ
り、高耐圧ＩＣの低消費電力化を図り、めわせて出力段
における電８Ｅ呻伏の発生−を低Ｔせしめることにある
。
以ド、本発明の実施−を従来例と刺比しながら株附図−
に基づいて説明する。 ゛ 縞１図ｎ）Ｆｉ従従来高耐圧早導体亀積−路の出力部お
よびと九に接続され九螢光表示管を示す回路図である。
に基づいて説明する。 ゛ 縞１図ｎ）Ｆｉ従従来高耐圧早導体亀積−路の出力部お
よびと九に接続され九螢光表示管を示す回路図である。
譲１図（ａｌ）にお−て、直列接続され九Ｂ−ＭＯ８）
フンジスＪＴ、および？、からなるインバータが５ｖの
低電圧電１ｉ１１ｖｏｏと接地の関にｍｄされてお）、
このインバータは高耐圧ＩＣの一出力部を構成している
。インバーＩの出力は亀−ＭＯｇ高耐圧トツトランジス
タのダートＫ１１ｌ！されてお９、トラ／ジス／Ｔ、の
ドシイン＃ｉ＾耐圧ＩＣの出力端子θＫ、ソースは！ラ
ンドＫＩＩ続されている。すなわち、亀−ＭＯａｉｊ１
４耐圧トランジ耐圧トランジスタンドレイ／形式で出力
端子０Ｋｉｉ続されて＾る。出力端子０に１続されて偽
るで。
フンジスＪＴ、および？、からなるインバータが５ｖの
低電圧電１ｉ１１ｖｏｏと接地の関にｍｄされてお）、
このインバータは高耐圧ＩＣの一出力部を構成している
。インバーＩの出力は亀−ＭＯｇ高耐圧トツトランジス
タのダートＫ１１ｌ！されてお９、トラ／ジス／Ｔ、の
ドシイン＃ｉ＾耐圧ＩＣの出力端子θＫ、ソースは！ラ
ンドＫＩＩ続されている。すなわち、亀−ＭＯａｉｊ１
４耐圧トランジ耐圧トランジスタンドレイ／形式で出力
端子０Ｋｉｉ続されて＾る。出力端子０に１続されて偽
るで。
のドレインに高電圧が印圓石れるので、図に点−で示し
九Ｔ１のドレイン部が高耐圧化されて＾る。
九Ｔ１のドレイン部が高耐圧化されて＾る。
この従来彫式の＾耐圧ＩＣＫよ）、螢光表示管をを颯鋤
する場合、外付は回路が必要となる。すなわち豊光表示
曾ＦＬｋ鵬耐圧ＩＣの出力端子０と一゛鳩の関に接続す
ると共に、外付けＩＩｌ＆抗ルを介して４０Ｖの高覧圧
電ｉｌｖヵに一続しなけれはならな−０このため、使用
者は高耐圧ＩＣと共に外付は抵抗をも入手しなけれはな
らず、ＩＩＩＩｉ格が＾くなる。
する場合、外付は回路が必要となる。すなわち豊光表示
曾ＦＬｋ鵬耐圧ＩＣの出力端子０と一゛鳩の関に接続す
ると共に、外付けＩＩｌ＆抗ルを介して４０Ｖの高覧圧
電ｉｌｖヵに一続しなけれはならな−０このため、使用
者は高耐圧ＩＣと共に外付は抵抗をも入手しなけれはな
らず、ＩＩＩＩｉ格が＾くなる。
斥らに、螢光表示管ＦＬｋ点灯させるときには萬耐圧出
力トランジスタＴ、ｔオフにし、螢光表示管ＩＦＩ、に
高電圧電−から外付は抵抗Ｂを介して電諷が供輪壜れる
ように駆動し、螢光表示管ＦＬの非点灯時はｒ烏をオン
にして、ＦＬＫ１１１１厖が供給堪れない１うＩＩｃ駆
動しなければならない。このため、非点灯時ｔｔｃＴｓ
で電力が消−されることにな〉、消費電力が大きい。
力トランジスタＴ、ｔオフにし、螢光表示管ＩＦＩ、に
高電圧電−から外付は抵抗Ｂを介して電諷が供輪壜れる
ように駆動し、螢光表示管ＦＬの非点灯時はｒ烏をオン
にして、ＦＬＫ１１１１厖が供給堪れない１うＩＩｃ駆
動しなければならない。このため、非点灯時ｔｔｃＴｓ
で電力が消−されることにな〉、消費電力が大きい。
諺１図ｔｂ）Ｆｉ媛、光表示管の非点灯時に２ける電力
消費を防止した従来一路の１１１倉示す回路図でるる。
消費を防止した従来一路の１１１倉示す回路図でるる。
１１１図（ｂ）に＃いて、出力端子０と４０Ｖの高１１
ｆｌＨ１ｌ ＶＤＤ ノ関ａｃ２）ｆ）抵抗Ｒｔ、Ｒ諺
が直り−Ｋｌｉｌｌｌｌ堪れてお９、抵抗Ｒ，、Ｒ，の
接続点にはｆ？ＮＰ ）ランジスタＱのベースが接続さ
れてｊＰル、そのエミッタは＾電圧電源ｖＤＤＫ邊−さ
れており、コレクタは螢光表示管ＦＬを介して農地され
ている。１１１図（ｂ）に示した囲路Ｓ＊により、トラ
ンジス／Ｔｓカオンの時はＰＮＰ）？ンジスメＱのペー
ス電位が下ってＱがオンとな９、トランジスタＴ、がオ
フの時はトランジスＩＱのベース電位が上昇してオフと
なるので、螢光表示管ＦＬの点灯′時のみ、トランジス
タＩｌｌ ｓはオンとなって、非点灯＃における電力消
費は防止される。しかしながら、纂１１ｄ（ｆｉ）の構
成によれば、外付け１ｇ１ｌＩ！ｔとして、螢光表示管
１１１につき、抵抗が２−１ＰＮＰ トラ／ジスタ１−
が必−でめシ、全体的に大幅なコストアップとなるとい
う欠点を有する。
ｆｌＨ１ｌ ＶＤＤ ノ関ａｃ２）ｆ）抵抗Ｒｔ、Ｒ諺
が直り−Ｋｌｉｌｌｌｌ堪れてお９、抵抗Ｒ，、Ｒ，の
接続点にはｆ？ＮＰ ）ランジスタＱのベースが接続さ
れてｊＰル、そのエミッタは＾電圧電源ｖＤＤＫ邊−さ
れており、コレクタは螢光表示管ＦＬを介して農地され
ている。１１１図（ｂ）に示した囲路Ｓ＊により、トラ
ンジス／Ｔｓカオンの時はＰＮＰ）？ンジスメＱのペー
ス電位が下ってＱがオンとな９、トランジスタＴ、がオ
フの時はトランジスＩＱのベース電位が上昇してオフと
なるので、螢光表示管ＦＬの点灯′時のみ、トランジス
タＩｌｌ ｓはオンとなって、非点灯＃における電力消
費は防止される。しかしながら、纂１１ｄ（ｆｉ）の構
成によれば、外付け１ｇ１ｌＩ！ｔとして、螢光表示管
１１１につき、抵抗が２−１ＰＮＰ トラ／ジスタ１−
が必−でめシ、全体的に大幅なコストアップとなるとい
う欠点を有する。
本発明は、外付は回路を必要とせず、ｔ！４費電力の小
さい＾耐圧ＩＣｔ提供しようとするものでめる・ 第２−は本発明の第１の実施例による高耐圧ＩＣの出力
部２よびこれに一続された螢光表示管を示す回路図でめ
る。纏２ＩＪＫｋ＾て、直列接続され九易−Ｍ０８トラ
ンジス／Ｔ４およびＴｗ からなるインバー−が４０
Ｖの＾電圧電＃ＩｖＤＤとグランドの閾に邊硫されてｓ
Ｐ’ｐ 、このインバータの出力は酪−ＭＯ＆高耐圧ト
ツンジスメＴ・のゲートにａｍされてお〕、Ｔ・のドレ
インは高電圧電源ｖＤＤＫ１ソースは＾耐圧ＩＣの出力
端子ＫＩＩ続されてｎ４゜すなわち、藤−ＭＯ８高耐圧
ト２ンジ５ｌＴ−はオープンノース形式で出力端子ＯＫ
邊ｍされている。オープンノース形式ＫＬ九ことにより
、螢光表示管ＰＬ、を出力端子Ｏとグランドの関Ｋ１１
Ｉａ＊するｌｅけで外ｒ４け回路なしで直接に螢光表示
管を駆動できる。すなわち、Ｔ・をオンにすることによ
りＦＬＫＫ電圧が印加され、Ｔ、ｔオフにすることに工
Ｊ）ＦＬｔオフにできる。従って謳２１ｍのオープンノ
ース形式の＾耐圧ＩＣによれ鉱、外付は一路は不要とな
夛価格が低減されるばか）か、ＦＬのオフ時には一耐圧
ｓ−ｇｏｓ出力トツンジスタＴ・はオフでｈシ、低消費
電力化も実楓で龜る。
さい＾耐圧ＩＣｔ提供しようとするものでめる・ 第２−は本発明の第１の実施例による高耐圧ＩＣの出力
部２よびこれに一続された螢光表示管を示す回路図でめ
る。纏２ＩＪＫｋ＾て、直列接続され九易−Ｍ０８トラ
ンジス／Ｔ４およびＴｗ からなるインバー−が４０
Ｖの＾電圧電＃ＩｖＤＤとグランドの閾に邊硫されてｓ
Ｐ’ｐ 、このインバータの出力は酪−ＭＯ＆高耐圧ト
ツンジスメＴ・のゲートにａｍされてお〕、Ｔ・のドレ
インは高電圧電源ｖＤＤＫ１ソースは＾耐圧ＩＣの出力
端子ＫＩＩ続されてｎ４゜すなわち、藤−ＭＯ８高耐圧
ト２ンジ５ｌＴ−はオープンノース形式で出力端子ＯＫ
邊ｍされている。オープンノース形式ＫＬ九ことにより
、螢光表示管ＰＬ、を出力端子Ｏとグランドの関Ｋ１１
Ｉａ＊するｌｅけで外ｒ４け回路なしで直接に螢光表示
管を駆動できる。すなわち、Ｔ・をオンにすることによ
りＦＬＫＫ電圧が印加され、Ｔ、ｔオフにすることに工
Ｊ）ＦＬｔオフにできる。従って謳２１ｍのオープンノ
ース形式の＾耐圧ＩＣによれ鉱、外付は一路は不要とな
夛価格が低減されるばか）か、ＦＬのオフ時には一耐圧
ｓ−ｇｏｓ出力トツンジスタＴ・はオフでｈシ、低消費
電力化も実楓で龜る。
しかしながら、縞２！ＩＩＡＫ点−で示したように、ト
ランジスＪＴ、のソースおよびドレイ／、トランジスタ
Ｔ−のドレイン、およびトランジスタＴ・のノースおよ
びドレインに高電圧が印加されるのでこれらの部分をす
べて島耐圧化しなければならず、＾耐圧ＩＣ（特に負−
トランジスタであるデプレシ嘗ント２／ジス＃Ｔ、）
の機造がｆｊＡＪＩｌであること、低電圧電雑のＴＯ
！ Ｋ ％＾耐圧ＩＣ駆動用の高覧圧電−を必要とする
こと、ｋ’Ｌｔ−所定の高電圧で駆動するためＫは＾電
圧電源ｖＤＤ”その所屋の為電圧より少なくともトラン
ジスタ２威分の電圧陣下にけ高くしなければならず、こ
れ［ｖＰい上記各部の耐圧を一層属くシなければならな
いこと、ある−はノースがグランドに豊地されな＾九め
バックバイア不１！に来が大、きく、・出力トランジス
タで。
ランジスＪＴ、のソースおよびドレイ／、トランジスタ
Ｔ−のドレイン、およびトランジスタＴ・のノースおよ
びドレインに高電圧が印加されるのでこれらの部分をす
べて島耐圧化しなければならず、＾耐圧ＩＣ（特に負−
トランジスタであるデプレシ嘗ント２／ジス＃Ｔ、）
の機造がｆｊＡＪＩｌであること、低電圧電雑のＴＯ
！ Ｋ ％＾耐圧ＩＣ駆動用の高覧圧電−を必要とする
こと、ｋ’Ｌｔ−所定の高電圧で駆動するためＫは＾電
圧電源ｖＤＤ”その所屋の為電圧より少なくともトラン
ジスタ２威分の電圧陣下にけ高くしなければならず、こ
れ［ｖＰい上記各部の耐圧を一層属くシなければならな
いこと、ある−はノースがグランドに豊地されな＾九め
バックバイア不１！に来が大、きく、・出力トランジス
タで。
で消費電力が大となること、等の欠点がある。これらの
−欠点を解決する九、めに、本発明の謳２の実施例にお
＾ては、出カド２ンジスＩＶｔ高耐圧Ｆ−ＭＯ８）フン
ジスタとし良。
−欠点を解決する九、めに、本発明の謳２の実施例にお
＾ては、出カド２ンジスＩＶｔ高耐圧Ｆ−ＭＯ８）フン
ジスタとし良。
譲３図は本発明の嬉２の実施例による高耐圧ＩＣの出力
部およびこれに碩−さ些九−党表示管を示すＩｇｌ路図
でるる。縞３１において、魯−ＭＯ８トランジスＪＴ、
およびＴ−は纂ｌ−と同様のイン、＜−ｐｆｇ成して＾
る。このインバータの出力は、事始＠によシル−ＭＯ＆
・ＩＣのＡｍ上に形成されたＦ−ＭＯ８１ｍ６耐圧トラ
ンジスタＴ、のゲートＫｉｌ続されてお９、Ｆ−ＭＯＳ
トランジスタＴ、のノースは低電圧電源ｖｏｏに、ドレ
イーンは為耐圧ＩＣの出力端子０にオープンドレイン形
式て接続されてｉる。オープンドレイン形式にしたこと
により、萬２図の纂１実施例の回路と同様に外付は一路
なしで直接に責元表示ｌ＃Ｉ倉躯−できる。すなわち、
インバータ出力がローレベルの時ＦｉＦ−Ｍ０８ト之ン
ジスタＴ・のゲート電圧はドレイン電圧すなわちｍｍｊ
板電圧電圧ｖエク低く、負の閾値電圧以下となってト２
／ジスタＴ、がオンにな、！Ｄ、ｉ／Ｌに電流がｇＩＩ
Ｉｌ！１される。インバータの出力がハイレベルの瞳は
、Ｔ、のゲート電圧は１＆臘着櫂を基準に考えると薯ボ
ルトにはぼ◆しく、従ってＴｓｔ′ｉオフとなｊ）、
ＦＩ、は消灯する。縞３図の構成にすれば、高耐圧化が
必−な部分はＰ−ＭＯ８）ランジス／Ｔ・のドレイ／の
みであり、＾耐圧ＩＣの製造が容易となる。１友、出力
段での電圧時代の発生率は低下し、消費電力が若干減少
する。
部およびこれに碩−さ些九−党表示管を示すＩｇｌ路図
でるる。縞３１において、魯−ＭＯ８トランジスＪＴ、
およびＴ−は纂ｌ−と同様のイン、＜−ｐｆｇ成して＾
る。このインバータの出力は、事始＠によシル−ＭＯ＆
・ＩＣのＡｍ上に形成されたＦ−ＭＯ８１ｍ６耐圧トラ
ンジスタＴ、のゲートＫｉｌ続されてお９、Ｆ−ＭＯＳ
トランジスタＴ、のノースは低電圧電源ｖｏｏに、ドレ
イーンは為耐圧ＩＣの出力端子０にオープンドレイン形
式て接続されてｉる。オープンドレイン形式にしたこと
により、萬２図の纂１実施例の回路と同様に外付は一路
なしで直接に責元表示ｌ＃Ｉ倉躯−できる。すなわち、
インバータ出力がローレベルの時ＦｉＦ−Ｍ０８ト之ン
ジスタＴ・のゲート電圧はドレイン電圧すなわちｍｍｊ
板電圧電圧ｖエク低く、負の閾値電圧以下となってト２
／ジスタＴ、がオンにな、！Ｄ、ｉ／Ｌに電流がｇＩＩ
Ｉｌ！１される。インバータの出力がハイレベルの瞳は
、Ｔ、のゲート電圧は１＆臘着櫂を基準に考えると薯ボ
ルトにはぼ◆しく、従ってＴｓｔ′ｉオフとなｊ）、
ＦＩ、は消灯する。縞３図の構成にすれば、高耐圧化が
必−な部分はＰ−ＭＯ８）ランジス／Ｔ・のドレイ／の
みであり、＾耐圧ＩＣの製造が容易となる。１友、出力
段での電圧時代の発生率は低下し、消費電力が若干減少
する。
久に＠４図（ａ）ｔいし−に基づいて、１１８図に示し
九本発明縞２実施例による＾耐圧ＩＣの製造方法を説明
する。本発明により、ｐｔｉｉ半４体基板上にｓ−ｍｏ
ｓと高耐圧Ｐ−ＰＡＯ８を形成する方法は次の＃＃段階
を書んでいる。
九本発明縞２実施例による＾耐圧ＩＣの製造方法を説明
する。本発明により、ｐｔｉｉ半４体基板上にｓ−ｍｏ
ｓと高耐圧Ｐ−ＰＡＯ８を形成する方法は次の＃＃段階
を書んでいる。
（ａ）ｆｌｌｐｍシリコン苧導体基［１の表−を初期酸
化して酸化Ｂ１１２ｔ−形成する。
化して酸化Ｂ１１２ｔ−形成する。
（２）＠化１ｉ１１１２上４Ｃ８１ｓ Ｎ４ｊｉｇ ！
Ｉ ｌｋｄｉＫｍ長１する。
Ｉ ｌｋｄｉＫｍ長１する。
（３）嵩子形成−域を禰して８１ｓＮ＊膜を除去する（
ＳｉｉＮ４１［のパターニング）。
ＳｉｉＮ４１［のパターニング）。
（４） レジスト４を全ＵＩｉＫ慮布する。
（５） Ｐ−ＭＬ）Ｓ＾耐圧トランジスタ形成領域の
レジスト４を除去する−（Ｉｍあけ）。
レジスト４を除去する−（Ｉｍあけ）。
（６） ｐ−Ｍｏ５用の％臘つェル拳成用及びＰ−ｗ軸
のし＊ｖｈ＠電圧関壷用の憐イオン（Ｐ、）のイオン注
入を行う。
のし＊ｖｈ＠電圧関壷用の憐イオン（Ｐ、）のイオン注
入を行う。
（７） レジスト４を除去し高温鵬逃場してＰ−ＭＯＳ
用の島−ウニ＃５を形成する。
用の島−ウニ＃５を形成する。
以上の工場を終了し九状層が嬉４ｂｔＡ（ａ）Ｋ示され
ている。
ている。
（九ボし、菖４図（１）ではレジス）４ｋｉ虐解を容易
にするため、除去されて＾ない図が示されている。）伽
）、（１）ｐ−ＭＯＳ用のチャネルストッパ′に形成す
る・九めＫ ｓ ｔｒｉウェル５上の８１．Ｎ４膜３お
よびレジスト４と同部分をおおうレジスト６を形成する
。 （高耐圧化のため、素子形成領域から離れた場所に
チャネルストッパを形成するため。）＋２） ドーズ
量の多い砒素イオン（Ａｍ）のイオン注入を行う、Ａｍ
Ｆｉ％虚不純物故、後におこなうｔＩＩｋ４ＪＩによす
ｓａｌ領域５内に拡敏して、ｐ−ＭＯＳ用のチャネルス
トッパＮｍ が形成される。
にするため、除去されて＾ない図が示されている。）伽
）、（１）ｐ−ＭＯＳ用のチャネルストッパ′に形成す
る・九めＫ ｓ ｔｒｉウェル５上の８１．Ｎ４膜３お
よびレジスト４と同部分をおおうレジスト６を形成する
。 （高耐圧化のため、素子形成領域から離れた場所に
チャネルストッパを形成するため。）＋２） ドーズ
量の多い砒素イオン（Ａｍ）のイオン注入を行う、Ａｍ
Ｆｉ％虚不純物故、後におこなうｔＩＩｋ４ＪＩによす
ｓａｌ領域５内に拡敏して、ｐ−ＭＯＳ用のチャネルス
トッパＮｍ が形成される。
以上、（１）（２）の工種を終了した状虐が縞４図（ｂ
）に示されて＾る。
）に示されて＾る。
（＠）、’ ｆｌ）レジスト６を除去する。
１２１ ％−ＭＯＢ用チャネルストッパ形成のために
、◆ ボーンイオン（Ｂ）のイオン注入を行う、この時、ｐ−
ｎａＯｓ−のチャネルストνＡ％、 が導電域をＩｆ
転しなＶｈ４１ＩＬの１直で全面にイオン注入を施す。
、◆ ボーンイオン（Ｂ）のイオン注入を行う、この時、ｐ−
ｎａＯｓ−のチャネルストνＡ％、 が導電域をＩｆ
転しなＶｈ４１ＩＬの１直で全面にイオン注入を施す。
菖４ｍ１（＠）に点−で示し九部分がＩｆ−ＭＯ８用チ
ャネルストッパ形成領域となる。
ャネルストッパ形成領域となる。
（ｄ） ＋１） フィールド酸化を行う。この段階で
％Ｐ−ＭＯａ用チャネルストッパＮｓ および協−Ｍ
Ｏ８用チャネルストッパＰ１ が熱鑞城による拡敵で
形成される。
％Ｐ−ＭＯａ用チャネルストッパＮｓ および協−Ｍ
Ｏ８用チャネルストッパＰ１ が熱鑞城による拡敵で
形成される。
（２） 全面をエツチングして、８１ａＮ４１［を橿
うＳｉＯＩＩｌｌｇ、５ｋｓＮａ ｄ ３、および酸化
膜２を除去する。
うＳｉＯＩＩｌｌｇ、５ｋｓＮａ ｄ ３、および酸化
膜２を除去する。
この成端でアイソレージ曹ン領域７が残る。
（３） ゲート鹸化−８を形成する。
（４）主トＬテ路−ＭＬ）Ｓ工ンハンスメントトクンジ
スタのしきい値電圧を調整する九めにｔイオンのイオン
注入を全面に行う。
スタのしきい値電圧を調整する九めにｔイオンのイオン
注入を全面に行う。
この工楊鉱、１用時に、ｐ−ｈｉｏａ″トランジスタの
し龜込値電圧の制御にもなる。
し龜込値電圧の制御にもなる。
以上の工場をＪｉｌｒＬ九状層が丸状図（ｄ） ＩＣ示
されている。
されている。
（・）（１）Ｓ−ＭＯ８デプリーシ１ント２ンジスタ形
威領域以外をマスクしてｔイオンのイオン注入を行＾、
デプリーシ１ントランジスタのし龜い櫨を調整する。
威領域以外をマスクしてｔイオンのイオン注入を行＾、
デプリーシ１ントランジスタのし龜い櫨を調整する。
（２）ポリシリコンを成長させる。
１３） ポリシリコン層をパターニングして、ゲート
電僑および配一層を形成する。第４図（・）にはＰ−Ｍ
ＯＢ用ゲート電砺電極よび％−ＭＯＢ用ダート電砺１０
電極されて込る。
電僑および配一層を形成する。第４図（・）にはＰ−Ｍ
ＯＢ用ゲート電砺電極よび％−ＭＯＢ用ダート電砺１０
電極されて込る。
１４Ｊ Ｐ −ＭｏＢ ｍ域をレジストでマスクして
、ｍｌ−ＭｏＢのソースおよびドレイン形成のためのＡ
ｓ イオン（４Ｘ１０ ｃｐｓ のａｍ＆） のイ
オン注入を行う、（４＆処場はｔｌｋＫ行う）＋５３
（４）の段階のレジストを除去し、ｐ−ＭＯＢのゲー
トをオフ七ット構造にする丸めにＢ イオン（１ｘｌＱ
ａｍ の−置） をイオン注入して、Ｐ′″層を
鶏４ウェル５の７Ｉ面に形成する。
、ｍｌ−ＭｏＢのソースおよびドレイン形成のためのＡ
ｓ イオン（４Ｘ１０ ｃｐｓ のａｍ＆） のイ
オン注入を行う、（４＆処場はｔｌｋＫ行う）＋５３
（４）の段階のレジストを除去し、ｐ−ＭＯＢのゲー
トをオフ七ット構造にする丸めにＢ イオン（１ｘｌＱ
ａｍ の−置） をイオン注入して、Ｐ′″層を
鶏４ウェル５の７Ｉ面に形成する。
以上の工場が終ｆし丸状−が第４−（・）に示されてい
る。
る。
（ｆ） ＋１）レジスト１１でＦ−ＭｏＢ、形成−域以
外のすべておよび、Ｐ −ＭＯＢ （Ｑ ｌ −）をオ
フ七ットダ−）Ｋするかめゲート９０片情を覆う。
外のすべておよび、Ｐ −ＭＯＢ （Ｑ ｌ −）をオ
フ七ットダ−）Ｋするかめゲート９０片情を覆う。
（２）Ｂイオンのイオン注入を行−１Ｐ−ｋｌｉＯＢ（
Ｄソースおよびドレイン形成する。（４＆錫虐は１【に
行う。） 以上の工場ｔ”終！し友状虐が第４図（ｆ） Ｋ示され
ている。
Ｄソースおよびドレイン形成する。（４＆錫虐は１【に
行う。） 以上の工場ｔ”終！し友状虐が第４図（ｆ） Ｋ示され
ている。
次＾で、通常のＭＯ８製造プロセスと同機に、レジス）
１１の除去、ブロック酸化ａｍ成、ブロック窒化−形成
、Ｐ８Ｇｄｉｔ！に１電４１ｉ；ンメクト愈の形成、メ
ルト、アニール、アル（墨つム配線、カバーｉｓ杉或、
背面処理を行って、高耐圧ＩＣは完成する。纂４図（２
））は完成し九＾耐圧ＩＣの模式的な断ｒＭを示して＾
る。凱４図（２）におｉて、１２．１３はそれぞれｐ−
ＭＯ８４耐圧トランジスＩのドレインおよびソースを示
して＾る。ドレイン１２は、ゲート電極９からＰ一層１
７によってオフセットされて−るため為耐圧化がなされ
て＾る。本実施例によれば、ドレイン１２のみｔａ耐王
化すればよいので側進が商事である。１４．１５はｍｌ
−ＭｏＢ）２ンジスタのソースおよびドレインを示して
ηる。
１１の除去、ブロック酸化ａｍ成、ブロック窒化−形成
、Ｐ８Ｇｄｉｔ！に１電４１ｉ；ンメクト愈の形成、メ
ルト、アニール、アル（墨つム配線、カバーｉｓ杉或、
背面処理を行って、高耐圧ＩＣは完成する。纂４図（２
））は完成し九＾耐圧ＩＣの模式的な断ｒＭを示して＾
る。凱４図（２）におｉて、１２．１３はそれぞれｐ−
ＭＯ８４耐圧トランジスＩのドレインおよびソースを示
して＾る。ドレイン１２は、ゲート電極９からＰ一層１
７によってオフセットされて−るため為耐圧化がなされ
て＾る。本実施例によれば、ドレイン１２のみｔａ耐王
化すればよいので側進が商事である。１４．１５はｍｌ
−ＭｏＢ）２ンジスタのソースおよびドレインを示して
ηる。
１６はソース、ドレイン、ゲート等とコンタクトが取ら
れているアルにニウム配置ｌｌｉ！を示して＾る。
れているアルにニウム配置ｌｌｉ！を示して＾る。
１７はＰ２Ｏを示している。１８／Ｉｉブロツク酸化膜
、１９はブロック窒化膜を示している。
、１９はブロック窒化膜を示している。
なお、縞ｌ５ｉｌｌ葎）、第２図および第３図のそれぞ
れの負荷トランジスタＴｔ 、 ＴａおよびＴ、は為−
ＭＯｇ、）２ンジスタ＃ＩＣ＠ることはな（、例えば−
の抵抗であって１よい。
れの負荷トランジスタＴｔ 、 ＴａおよびＴ、は為−
ＭＯｇ、）２ンジスタ＃ＩＣ＠ることはな（、例えば−
の抵抗であって１よい。
以上のａｍから明らかなようＶＣ，高耐圧ＩＣの出力ト
ランジスタを高耐圧に−ＭＯＢのオープンソース形とし
九ＩＩ２図の回路によシ、為耐圧で駆動される装置を為
耐圧ＩＣ″ｔ＠駆動する場合に、外付は回路が不要とな
）低価格となると八Ｋ、消費電力が低減６れる。また、
菖３図の回路のように、高耐圧ＩＣの出力トランジスタ
をオープンドレイン形の為耐圧７１１−Ｎｏｄ）ランジ
スタとして、内部ＩＣの１−ＭＯ８トランジスタと同一
基板上に形成することにより、製造が容重で、電８Ｅ４
伏の発生率の低＾、しか４消費電力の少な一＾耐圧ＩＣ
が実現で龜る。
ランジスタを高耐圧に−ＭＯＢのオープンソース形とし
九ＩＩ２図の回路によシ、為耐圧で駆動される装置を為
耐圧ＩＣ″ｔ＠駆動する場合に、外付は回路が不要とな
）低価格となると八Ｋ、消費電力が低減６れる。また、
菖３図の回路のように、高耐圧ＩＣの出力トランジスタ
をオープンドレイン形の為耐圧７１１−Ｎｏｄ）ランジ
スタとして、内部ＩＣの１−ＭＯ８トランジスタと同一
基板上に形成することにより、製造が容重で、電８Ｅ４
伏の発生率の低＾、しか４消費電力の少な一＾耐圧ＩＣ
が実現で龜る。
謳１図は従来の高耐圧ＩＣの出力部およびこれＫｍ続さ
れ九螢光表示管を示す一路図、萬２−は本発明の菖ｌの
夷ｍ例による高耐圧ＩＣの出力部２よびこれにｆＩ！続
された螢光表示管を示す回路図、菖３図は本発明の縞２
の実施例による蟲−圧ＩＣの出力部およびこれに接続さ
れた螢光ｊＩ承管を示す回路図、そして第４−Ｌａ）〜
省）は嬉３図の＾耐圧ＩＣＩＱ−造工橿の＃１段階にお
ける高耐圧ＩＣの断面図でるる。 ＦＬ・・・螢光表示管 ＠ ’ｒ、 Ｉ ’ｒ、・・・
亀−ＭｏＢ）ランジスタＴ、・・・％−ＭＯ８出力トラ
ンジスタＱ・・・・・外付けＩＩａｌ路のトランジスタ
Ｔ４ 、 Ｔｓ・・・”−ＭｏＢ）２ンジスタＴ、・・
・オープンソース形ｎ−ＭＯ８出力トフンジスメＴｔ
＊ Ｔａ ・・・ｔ＆−ＭＯｇ ） ７７ シｘｌＴ・
・・・オープンソース形Ｆ−Ｍｏｓ出力トランジスタ１
・・・Ｐ産生導体基板 ト・・績化膳ト・・８１ｍ
Ｎａ １１Ｉ１１４”・レジスト５・・・５ｉＩＩｉウ
エル ６・−・レジスト７・・・フィールド酸
化５ｌＩ８・・・ダート酸化膜９．１０・・・ゲート電
ｆＬ １１・・・レジスト１２・・・Ｆ−Ｍｔ３
Ｂのソース領域 １３・・・ｐ−ＭＯＢのドレイン−域 １４・・・絡−ＭＯＢのソース領域 １５・・・貫−ＭＯＳのドレイン領域 １６・・・アル（＝ラム配線 １７・・・Ｐ２Ｏ １８・・・ブロック酸化ｇ １９・−プ■ツター
化−特許出願人 富士通株式会社 特許出願代域人 弁−士宵木 朗 斧纏士 西 −和 之 弁虐士 内 １）４１ｍ 升場士 山 口 昭 之 ＩＰ１２回 ？ｓ１１！１（ｂ） 第３ｖｉＪ
れ九螢光表示管を示す一路図、萬２−は本発明の菖ｌの
夷ｍ例による高耐圧ＩＣの出力部２よびこれにｆＩ！続
された螢光表示管を示す回路図、菖３図は本発明の縞２
の実施例による蟲−圧ＩＣの出力部およびこれに接続さ
れた螢光ｊＩ承管を示す回路図、そして第４−Ｌａ）〜
省）は嬉３図の＾耐圧ＩＣＩＱ−造工橿の＃１段階にお
ける高耐圧ＩＣの断面図でるる。 ＦＬ・・・螢光表示管 ＠ ’ｒ、 Ｉ ’ｒ、・・・
亀−ＭｏＢ）ランジスタＴ、・・・％−ＭＯ８出力トラ
ンジスタＱ・・・・・外付けＩＩａｌ路のトランジスタ
Ｔ４ 、 Ｔｓ・・・”−ＭｏＢ）２ンジスタＴ、・・
・オープンソース形ｎ−ＭＯ８出力トフンジスメＴｔ
＊ Ｔａ ・・・ｔ＆−ＭＯｇ ） ７７ シｘｌＴ・
・・・オープンソース形Ｆ−Ｍｏｓ出力トランジスタ１
・・・Ｐ産生導体基板 ト・・績化膳ト・・８１ｍ
Ｎａ １１Ｉ１１４”・レジスト５・・・５ｉＩＩｉウ
エル ６・−・レジスト７・・・フィールド酸
化５ｌＩ８・・・ダート酸化膜９．１０・・・ゲート電
ｆＬ １１・・・レジスト１２・・・Ｆ−Ｍｔ３
Ｂのソース領域 １３・・・ｐ−ＭＯＢのドレイン−域 １４・・・絡−ＭＯＢのソース領域 １５・・・貫−ＭＯＳのドレイン領域 １６・・・アル（＝ラム配線 １７・・・Ｐ２Ｏ １８・・・ブロック酸化ｇ １９・−プ■ツター
化−特許出願人 富士通株式会社 特許出願代域人 弁−士宵木 朗 斧纏士 西 −和 之 弁虐士 内 １）４１ｍ 升場士 山 口 昭 之 ＩＰ１２回 ？ｓ１１！１（ｂ） 第３ｖｉＪ
Claims (1)
- 【特許請求の範囲】 １、負＃素子と躯―用路チャネルＭＯ！ＩＦｆｆｉＴか
らな＊Ｘｍ幀−帳の内部−鴎を構成するインバー／１ｊ
ｌＬ該インバー／−路の出力に接続された出力亀チャネ
ルＭＯ８ＦｆｆｉＴ、および該内部回路の電源電圧よシ
絶対値が大の＾電圧で駆動されるａｍ＃ｃＩＩ−される
出力端子ｔ−具備し、該出力ルチャネ＃ＭＯａＦＪｉ：
Ｔ ｔ−オージノソース形式で該出力４子ＫＩＩａｌｌ
Ｌ九こと１＊＊とする＾耐圧手導体集積回鴎・ Ｌ ｄ負１１１Ａ子２よび該出力亀チャネルｍｏｇｒ
ｇ’ｒのドレイン′＃ｉ鍍内部Ｉ＆ｌｌ路の電源電圧よ
＃Ｍ対値が大の電圧電、Ｂ＊ｇｇれるようにしたことを
ＩＲＩ値とする譬ｆｆ瞠求の範囲一１項配賦の一路。 Ｌｍ負＃嵩子、該−動用＊ｆ＋４ｋｋ１１０８ＦＥＴ。 および該出力聾チャネ＃ＭＯ８ＦＥＴ は＾耐圧素子と
して形成ｉ５ｎて−ることを特徴とすＪ１４１奸−求の
１１１１１１纂２礒紀載の一路。 ４、苧導体基板上に形成され九負荷素子と嵐一層重チャ
ネルＭＯ８ＦｇＴかもなるインバーｊ１回路、該午導体
基板上ＩＩｃ形成されてｓＰ６鍍インバーＩ回路の出力
Ｋｌｌ絖され九出力用の鳥耐ｆＥｐチャネルＭ□ｇｉｒ
ｇ’ｒ％および該電圧で駆−される装置ＫＪＩ続される
出力端子を具備し、該＾耐圧ＰチャネルＭＯ８ＦＥＴを
オープンドレイン形式で該出力端子に＊ｄしたことｔ−
特徴とする高−耐圧亭導体集Ｉａ＃ａ路。 ５、鎮負−素子２よび咳高耐圧ＰチャネルＭＯ８ＦＥＴ
のソースは一内Ｓａ路の電源電圧に等しめ電圧電源に媛
−されるようにしたことを特徴とする特粁−求のｌｌｄ
藁４穂記載の一路。 ６、＃１／Ｌ１４耐圧ＰチャネルＭＯ８１１’ＥＴのド
レインを＾耐圧化したことをｌ！＃儀とする４ＩＩｆｖ
＃Ｉ求のＩｌ鍾菖５ａ紀幀の■絡。 ７、−導電一苧導体着板上に酪チャネ＃ＭＯｇＦｊＣ丁
と為耐圧ｐｔヤネルＭＯ８ＦｊＣＴを形成する方法であ
って、 鍍−導電域半導体基板の表面に逆導電クエルｔ−辱成し
、 ｇ＊＾耐圧ＰチャネルＭＯＪ３ＦＥＴ用デャネ・ルスト
ｖパを形成し、 １１ｓチャネルＭＯ８ＦＩＴ用チャネルストッパを形成
し、 嵩子関分−用のフィールド酸化−を形成し、ゲート酸化
ａｌｌＩｋ形成し、 ポリシリコンゲートを形成し、 該ｓｔヤネルＭＯ１ｉｉＦｊ２Ｔ用ソースおよびドレイ
／拡敏領域を形成し、 感高耐圧ＰチャネルＭＵ８ＦｇＴのゲートをオフ竜ット
ゲートにする丸めＫｐ！Ｉｉ低濃度ｆ純自を導入し、そ
して、 鋏萬耐圧ＰチャネルＭＯｋＩＦｇ’ｒ用ソースおよびド
レイン拡散滅域を形成するｌ１ｊＬ瘤を＾儂すること１
％嶺とする詳細圧亭導体蟻横回路の製造方法。 ８、該＾耐圧ＰチャネルＭＯ８ｔＥＴのドレイ／ＩＩ＆
ＩＩｋｉｉｌＩＩＩ域は威低ＩＩＩ直不純物の拡散領域
によシゲートかもオフセットされるようにする、％軒瞠
求の範Ｓ纂７項記載の方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100510A JPS583264A (ja) | 1981-06-30 | 1981-06-30 | 高耐圧半導体集積回路およびその製造方法 |
| EP82303391A EP0069524B1 (en) | 1981-06-30 | 1982-06-29 | A semiconductor integrated device and a method for manufacturing the same |
| DE8282303391T DE3278183D1 (en) | 1981-06-30 | 1982-06-29 | A semiconductor integrated device and a method for manufacturing the same |
| US06/913,580 US4677314A (en) | 1981-06-30 | 1986-09-30 | Buffer circuit having a P-channel output mosfet with an open drain terminal connected to an external load |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100510A JPS583264A (ja) | 1981-06-30 | 1981-06-30 | 高耐圧半導体集積回路およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583264A true JPS583264A (ja) | 1983-01-10 |
Family
ID=14275940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100510A Pending JPS583264A (ja) | 1981-06-30 | 1981-06-30 | 高耐圧半導体集積回路およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4677314A (ja) |
| EP (1) | EP0069524B1 (ja) |
| JP (1) | JPS583264A (ja) |
| DE (1) | DE3278183D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235369A (ja) * | 1988-03-16 | 1989-09-20 | Hitachi Ltd | 半導体集積回路装置 |
| JP2008055893A (ja) * | 2006-08-31 | 2008-03-13 | Toshiba Tec Corp | リボンカセット、及びこのリボンカセットを用いたプリンタ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2552575B1 (fr) * | 1983-09-27 | 1985-11-08 | Thomson Csf | Circuit de commande d'un panneau a plasma de type alternatif |
| US5016077A (en) * | 1985-08-26 | 1991-05-14 | Kabushiki Kaisha Toshiba | Insulated gate type semiconductor device and method of manufacturing the same |
| NL8503331A (nl) * | 1985-12-03 | 1987-07-01 | Philips Nv | Geintegreerde schakeling bevattende een lastkapaciteit en geintegreerde referentiebron. |
| US4737667A (en) * | 1986-03-11 | 1988-04-12 | Siemens Aktiengesellschaft | Driving circuitry for a MOSFET having a source load |
| US5128823A (en) * | 1989-06-14 | 1992-07-07 | Nippondenso Co., Ltd. | Power semiconductor apparatus |
| US5471225A (en) * | 1993-04-28 | 1995-11-28 | Dell Usa, L.P. | Liquid crystal display with integrated frame buffer |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3472712A (en) * | 1966-10-27 | 1969-10-14 | Hughes Aircraft Co | Field-effect device with insulated gate |
| GB1233545A (ja) * | 1967-08-18 | 1971-05-26 | ||
| US3925120A (en) * | 1969-10-27 | 1975-12-09 | Hitachi Ltd | A method for manufacturing a semiconductor device having a buried epitaxial layer |
| US3657568A (en) * | 1970-01-05 | 1972-04-18 | Hamilton Watch Co | Pulse shaping circuit using complementary mos devices |
| US3679492A (en) * | 1970-03-23 | 1972-07-25 | Ibm | Process for making mosfet's |
| US3997813A (en) * | 1975-11-10 | 1976-12-14 | Burroughs Corporation | MOS integrated circuit chip for display panels |
| US4072937A (en) * | 1976-01-15 | 1978-02-07 | Bell Telephone Laboratories, Incorporated | MOS transistor driver circuits for plasma panels and similar matrix display devices |
| US4268847A (en) * | 1977-09-16 | 1981-05-19 | Nippon Electric Co., Ltd. | Semiconductor device having an insulated gate type field effect transistor and method for producing the same |
| DE2832388C2 (de) * | 1978-07-24 | 1986-08-14 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Herstellen von MNOS- und MOS-Transistoren in Silizium-Gate-Technologie auf einem Halbleitersubstrat |
| US4223334A (en) * | 1978-08-29 | 1980-09-16 | Harris Corporation | High voltage CMOS with local oxidation for self-aligned guard rings and process of fabrication |
| US4232327A (en) * | 1978-11-13 | 1980-11-04 | Rca Corporation | Extended drain self-aligned silicon gate MOSFET |
-
1981
- 1981-06-30 JP JP56100510A patent/JPS583264A/ja active Pending
-
1982
- 1982-06-29 EP EP82303391A patent/EP0069524B1/en not_active Expired
- 1982-06-29 DE DE8282303391T patent/DE3278183D1/de not_active Expired
-
1986
- 1986-09-30 US US06/913,580 patent/US4677314A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235369A (ja) * | 1988-03-16 | 1989-09-20 | Hitachi Ltd | 半導体集積回路装置 |
| JP2008055893A (ja) * | 2006-08-31 | 2008-03-13 | Toshiba Tec Corp | リボンカセット、及びこのリボンカセットを用いたプリンタ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0069524A1 (en) | 1983-01-12 |
| US4677314A (en) | 1987-06-30 |
| EP0069524B1 (en) | 1988-03-02 |
| DE3278183D1 (en) | 1988-04-07 |
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