JPS5937589B2 - トランジスタ回路装置 - Google Patents
トランジスタ回路装置Info
- Publication number
- JPS5937589B2 JPS5937589B2 JP50025350A JP2535075A JPS5937589B2 JP S5937589 B2 JPS5937589 B2 JP S5937589B2 JP 50025350 A JP50025350 A JP 50025350A JP 2535075 A JP2535075 A JP 2535075A JP S5937589 B2 JPS5937589 B2 JP S5937589B2
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- JP
- Japan
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- transistor
- region
- drain
- input terminal
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- Electronic Switches (AREA)
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果トランジスタを用いた
トランジスタ回路、とくに好ましくは集積回路装置の保
護回路に関するものである。
トランジスタ回路、とくに好ましくは集積回路装置の保
護回路に関するものである。
絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）を用
いたトランジスタ回路は集積回路を大規模高密度化する
ことにより高信頼、高性能化されている。この工ＧＦＥ
Ｔは静電界で動作するが、外界からの静電界の影響で絶
縁ゲート膜が破損する欠陥があり、この絶縁破壊に関す
る対処がトランジスタ回路における信頼性の主要な問題
点である。従来、ＩＧＦＥＴの保護回路としては入力端
子をドライバトランジスタの制御電極に結合すると共に
、他のＩＧＦＥＴのドレインに結合し、この他のＩＧＦ
ＥＴのゲートおよびソースを電源の低電位端子（ＧＮＤ
）に結合するトランジスタ回路が用いられて来た。
いたトランジスタ回路は集積回路を大規模高密度化する
ことにより高信頼、高性能化されている。この工ＧＦＥ
Ｔは静電界で動作するが、外界からの静電界の影響で絶
縁ゲート膜が破損する欠陥があり、この絶縁破壊に関す
る対処がトランジスタ回路における信頼性の主要な問題
点である。従来、ＩＧＦＥＴの保護回路としては入力端
子をドライバトランジスタの制御電極に結合すると共に
、他のＩＧＦＥＴのドレインに結合し、この他のＩＧＦ
ＥＴのゲートおよびソースを電源の低電位端子（ＧＮＤ
）に結合するトランジスタ回路が用いられて来た。
しかし乍らこのトランジスタ回路は入力端子に対し、ド
ライバトランジスタの制御電極容量と共に保護トランジ
スタのドレイン容量が並列結合するため入力性能が低く
なる。これを解決するためのドライバトランジスタの制
御電極と入力端子ともにドレインおよびソースを結合す
る伝達用ＩＧＦＥＴを用いることが行なわれるが、この
回路方法では伝達用ＩＧＦＥＴの高ドレイン電圧領域に
おける負性特性で伝達用ＩＧＦＥＴのゲート絶縁膜壊が
しばしば生じる。この発明の目的は、入力性能が高く且
つ保護効・果の確実なトランジスタ回路装置を提供する
ことにある。
ライバトランジスタの制御電極容量と共に保護トランジ
スタのドレイン容量が並列結合するため入力性能が低く
なる。これを解決するためのドライバトランジスタの制
御電極と入力端子ともにドレインおよびソースを結合す
る伝達用ＩＧＦＥＴを用いることが行なわれるが、この
回路方法では伝達用ＩＧＦＥＴの高ドレイン電圧領域に
おける負性特性で伝達用ＩＧＦＥＴのゲート絶縁膜壊が
しばしば生じる。この発明の目的は、入力性能が高く且
つ保護効・果の確実なトランジスタ回路装置を提供する
ことにある。
この発明によれば、入力端子への入力信号を制御電極に
受けるドライバトランジスタと前記入力端子とにドレイ
ンおよびソースが結合する伝達用ノ トランジスタを介
在せしめたトランジスタ回路において、前記電界効果ト
ランジスタはドレイン、ソース間のチャンネル領域にド
レインおよびソースと同一導電領域を有するトランジス
タ回路装置が得られる。
受けるドライバトランジスタと前記入力端子とにドレイ
ンおよびソースが結合する伝達用ノ トランジスタを介
在せしめたトランジスタ回路において、前記電界効果ト
ランジスタはドレイン、ソース間のチャンネル領域にド
レインおよびソースと同一導電領域を有するトランジス
タ回路装置が得られる。
この発明のトランジスタ回路装置は、伝達用ＩＧＦＥＴ
のチャンネル領域に回路接続のない浮遊の導電型領域が
設けられ、この領域が高ドレイン電圧領域で高電位とな
つて負性特性を抑止するため伝達用ＩＧＦＥＴのゲート
絶縁破壊を防止す０ ることができる。
のチャンネル領域に回路接続のない浮遊の導電型領域が
設けられ、この領域が高ドレイン電圧領域で高電位とな
つて負性特性を抑止するため伝達用ＩＧＦＥＴのゲート
絶縁破壊を防止す０ ることができる。
次にこの発明の実施例につき図を用いて説明する。
第１図はこの発明の一実施例の回路を示し、破線で囲ま
れた集積回路と、この集積回路の外部回５路への入力端
子ｉｎを含めてある。
れた集積回路と、この集積回路の外部回５路への入力端
子ｉｎを含めてある。
入力端子ｉｎからの入力信号は伝達用ＩＧＦＥＴＱＴを
通してドライバ用ＩＧＦＥＴＱＤのゲート電極に到達す
る。伝達用１ＧＦＥＴＱＴはドレインおよびソースが入
力端子１ｎとドライバ用１ＧＦＥＴＱＤのゲート電極に
接続し、ゲート電極が集積回路内のタイミング信号線Ａ
Ｅに接続し、且つドレイン、ソース間のチヤンネル領域
中にドレイン、ソースと同一導電型領域の浮遊領域Ｆを
有する。したがつてＩＧＦＥＴＱＴはドレイン浮遊領域
Ｆとの間の第１トランジスタＱＴ，−と、浮遊領域Ｆと
ソースとの間の第２トランジスタＱＴ２との総合トラン
ジスタである。浮遊領域Ｆは他の回路との配線接続を持
たず、単にチヤンネル領域中の浮遊島であり、基本ＳＢ
との間に浮遊容量Ｃｓを有する。この浮遊容量Ｃｓは保
護効果を高めるためドライバ用１ＧＦＥＴのゲート電極
と基体ＳＢとの間の寄生容量ＣＧに比して小さく設計さ
れる。この実施例ではＣＧ＝＝１ＰＦ，ＣＳく０．１Ｐ
Ｆである。第２図は第１図の実施例の集積回路を示し、
Ｐ型シリコン単結晶基体１の表面に不活性領域の寄生ト
ランジスタ効果を抑える高濃度Ｐ型領域２と活性領域の
Ｎ型領域３，４，５を有する。各Ｎ型領域３，４，５の
間には中間のＮ型領域４で二つに分割されたチヤンネル
領域があり、それぞれのチヤンネル領域上に約７５０Ａ
０）ＳｉＯ２の絶縁ゲート膜６，７を介して多結晶シリ
コンのゲート電極８，９があり、このゲート電極８，９
は共に配線ＡＥに結合して伝達用１ＧＦＥＴＱＴのゲー
ト電極を成す。即ち、伝達用１ＧＦＥＴＱＴは入力端子
への配線１０に導出されるＮ型領域３とドライバ用１Ｇ
ＦＥＴＱＤのゲート電極１１に導電結合するＮ型領域５
との間のチヤンネル領域を二分割する浮遊領域としての
Ｎ型領域４を有するシリコンゲート型ＮチヤンネルＭＯ
Ｓトランジスタである。第１図および第２図に示したこ
の発明の一実施例によれば、入力端子への外界からの静
電界接触時に、ドライバ用１ＧＦＥＴのゲート容量Ｃ。
通してドライバ用ＩＧＦＥＴＱＤのゲート電極に到達す
る。伝達用１ＧＦＥＴＱＴはドレインおよびソースが入
力端子１ｎとドライバ用１ＧＦＥＴＱＤのゲート電極に
接続し、ゲート電極が集積回路内のタイミング信号線Ａ
Ｅに接続し、且つドレイン、ソース間のチヤンネル領域
中にドレイン、ソースと同一導電型領域の浮遊領域Ｆを
有する。したがつてＩＧＦＥＴＱＴはドレイン浮遊領域
Ｆとの間の第１トランジスタＱＴ，−と、浮遊領域Ｆと
ソースとの間の第２トランジスタＱＴ２との総合トラン
ジスタである。浮遊領域Ｆは他の回路との配線接続を持
たず、単にチヤンネル領域中の浮遊島であり、基本ＳＢ
との間に浮遊容量Ｃｓを有する。この浮遊容量Ｃｓは保
護効果を高めるためドライバ用１ＧＦＥＴのゲート電極
と基体ＳＢとの間の寄生容量ＣＧに比して小さく設計さ
れる。この実施例ではＣＧ＝＝１ＰＦ，ＣＳく０．１Ｐ
Ｆである。第２図は第１図の実施例の集積回路を示し、
Ｐ型シリコン単結晶基体１の表面に不活性領域の寄生ト
ランジスタ効果を抑える高濃度Ｐ型領域２と活性領域の
Ｎ型領域３，４，５を有する。各Ｎ型領域３，４，５の
間には中間のＮ型領域４で二つに分割されたチヤンネル
領域があり、それぞれのチヤンネル領域上に約７５０Ａ
０）ＳｉＯ２の絶縁ゲート膜６，７を介して多結晶シリ
コンのゲート電極８，９があり、このゲート電極８，９
は共に配線ＡＥに結合して伝達用１ＧＦＥＴＱＴのゲー
ト電極を成す。即ち、伝達用１ＧＦＥＴＱＴは入力端子
への配線１０に導出されるＮ型領域３とドライバ用１Ｇ
ＦＥＴＱＤのゲート電極１１に導電結合するＮ型領域５
との間のチヤンネル領域を二分割する浮遊領域としての
Ｎ型領域４を有するシリコンゲート型ＮチヤンネルＭＯ
Ｓトランジスタである。第１図および第２図に示したこ
の発明の一実施例によれば、入力端子への外界からの静
電界接触時に、ドライバ用１ＧＦＥＴのゲート容量Ｃ。
を通じてＮ型領域３，５およびＰ型シリコン単結晶基体
１が形成するＮＰＮ型バイポーラトランジスタ効果の発
生が、浮遊領域のＮ型領域４の小さな寄生容量Ｃｓを通
じての過渡現象が先行して起りこのＮ型領域４の電位上
昇で入力側のＮ型領域３への過剰電流を防止すると同時
に抑えられる。したがつて従来の大容量ＣＧによる過剰
電流効果は小容量Ｃｓで防止され、ゲート絶縁膜破壊に
よる信来性は完全に防止される。信号用の配線ＡＥはこ
の集積回路の活性時に外部回路と結合せしめる内部信号
であり、信号発生時には二分割されたチヤンネル領域の
チヤンネル誘起で入力信号はドライバ用１ＧＦＥＴを駆
動する。上にこの発明の実施例を説明したが、この発明
は各トランジスタがＰチヤンネル型の場合にも適用され
、集積回路のみならず単にトランジスタ回路にも効用さ
れる。
１が形成するＮＰＮ型バイポーラトランジスタ効果の発
生が、浮遊領域のＮ型領域４の小さな寄生容量Ｃｓを通
じての過渡現象が先行して起りこのＮ型領域４の電位上
昇で入力側のＮ型領域３への過剰電流を防止すると同時
に抑えられる。したがつて従来の大容量ＣＧによる過剰
電流効果は小容量Ｃｓで防止され、ゲート絶縁膜破壊に
よる信来性は完全に防止される。信号用の配線ＡＥはこ
の集積回路の活性時に外部回路と結合せしめる内部信号
であり、信号発生時には二分割されたチヤンネル領域の
チヤンネル誘起で入力信号はドライバ用１ＧＦＥＴを駆
動する。上にこの発明の実施例を説明したが、この発明
は各トランジスタがＰチヤンネル型の場合にも適用され
、集積回路のみならず単にトランジスタ回路にも効用さ
れる。
伝達用１ＧＦＥＴの二分割されたチヤンネル領域上の絶
縁ゲート膜厚は必要に応じて入力端子側を厚くして安全
性を高めることができるドライバ用トランジスタはＩＧ
ＦＥＴに限らず接合型のような他の活性素子を用いるこ
とができる。
縁ゲート膜厚は必要に応じて入力端子側を厚くして安全
性を高めることができるドライバ用トランジスタはＩＧ
ＦＥＴに限らず接合型のような他の活性素子を用いるこ
とができる。
第１図はこの発明の一実施例の回路図、第２図はこの発
明の一実施例の集積回路の断面図であり、図中、Ｉｎは
入力端子、ＱＴは伝達用ＧＦＥＴｌ喝はドライバ用ＣＦ
ＥＴ．Ｆは浮遊領域を示す。
明の一実施例の集積回路の断面図であり、図中、Ｉｎは
入力端子、ＱＴは伝達用ＧＦＥＴｌ喝はドライバ用ＣＦ
ＥＴ．Ｆは浮遊領域を示す。
Claims (1)
- １ 入力端子への入力信号を制御電極に受けるドライバ
トランジスタと前記入力端子と前記ドライバトランジス
タの制御電極間にドレインおよびソースが結合する伝達
用の絶縁ゲート型電界効果トランジスタを介在せしめた
トランジスタ回路において、前記電界効果トランジスタ
はドレイン、ソース間のチャンネル領域にドレインおよ
びソースと同一導電型領域を有することを特徴とするト
ランジスタ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50025350A JPS5937589B2 (ja) | 1975-02-28 | 1975-02-28 | トランジスタ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50025350A JPS5937589B2 (ja) | 1975-02-28 | 1975-02-28 | トランジスタ回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5199979A JPS5199979A (ja) | 1976-09-03 |
| JPS5937589B2 true JPS5937589B2 (ja) | 1984-09-11 |
Family
ID=12163410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50025350A Expired JPS5937589B2 (ja) | 1975-02-28 | 1975-02-28 | トランジスタ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5937589B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54100275A (en) * | 1978-01-24 | 1979-08-07 | Seiko Epson Corp | Mos-type integrated circuit device |
| JPS55157192A (en) * | 1979-05-25 | 1980-12-06 | Hitachi Ltd | Mis input circuit |
| US9211059B2 (en) | 2007-06-19 | 2015-12-15 | Minimally Invasive Devices, Inc. | Systems and methods for optimizing and maintaining visualization of a surgical field during the use of surgical scopes |
-
1975
- 1975-02-28 JP JP50025350A patent/JPS5937589B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5199979A (ja) | 1976-09-03 |
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