KR920010818B1 - 반도체 디바이스 - Google Patents

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Abstract

내용 없음.

Description

반도체 디바이스
제1도는 종래의 보호회로를 구비한 반도체 디바이스의 회로도.
제2도는 본 발명의 실시예에 따르는 반도체 디바이스의 회로도.
제3도는 제2도의 반도체 디바이스에 대한 동작 곡선도.
제4도는 제2도의 반도체 디바이스의 평면도.
제5도는 제4도의 A-A선을 따라 취한 반도체 디바이스의 단면도.
제6도는 제4도의 B-B선을 따라 취한 반도체 디바이스의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : p＋실리콘기판 2 : n＋버퍼층
3 : n＋에피텍셜층 4 : p 베이스층
5, 51 : 소스층 6 : 게이트 산화막
7, 71 : 게이트전극 8 : 절연막
9, 91 : 소스전극 10, 92 : 드레인 전극
11, 12 : 주단자 13 : 주소자
14 : 부소자 15 : 검출저항기
16 : 스위칭 소자(MOSFET) 19 : 제어단자
52 : 드레인층 61 : 산화막
81, 82, 83, 84, 85, 86 : 개구부
본 발명은 전력용 MOSFET, 절연게이트 바이폴라 트랜지스터(이하 “IGBT”라 칭함), 전력용 트랜지스터 또는 전력용 정전 유도 트랜지스터와 같은 다수의 반도체 전력소자들이 공통반도체 기판상에 형성된 반도체 디바이스에 관한 것이다. 각각의 반도체 소자들은 서로 병렬연결되며 반도체 소자에 연결된 부하의 단락으로 부터 보호된다.
제1도에 주단자(11), (12)를 가지는 선행기술의 반도체 디바이스이다. 부하는 주단자중의 하나에 연결된다. 부소자(14)와 주소자(13)(이 경우에는 IGBTs)는 주단자(11), (12)사이에서 병렬로 연결되고, 주단자사이에 병렬연결된 반도체 전력소자를 부하의 단락으로 부터 보호한다. 소저항치를 갖는 검출저항기(15)는 부소자(14)와 주단자(12)사이에서 부소자(14)에 직렬연결된다. 저항기(15)양단의 전압(V1)은 연산증폭기(16)에 공급된다. 증폭기(16)의 출력은 주소자(13)와 부소자(14)를 위한 구동회로(17)에 공급되며, 주소자(15)와 부소자(14)에 공통의 구동전압을 공급한다.
이 선행기술 다비이스에 문제점은 주단자사이클 흐르는 전류가 주소자(13)에 인가된 전압의 크기와는 무관하게 부소자(14)를 흐르는 일정전류에 의해 제한된다는 것이다.
상기 문제점을 해결하기 위하여는, 예를들면, 연산증폭기(16)를 위한 CMOS회로를 구비하는 것이 필수적이다. 그러나 이러한 회로는 제조공정을 복잡하게 하고 반도체 디바이스에 대한 추가적인 반도체 기판영역을 필요하게 하므로 그 가격이 대체로 상승하게 된다. 또, 반도체 디바이스에 일정시간 동안 대전류가 흐르도록 요구되면, 예를들어 모터부하가 기동되거나 정지되거나 또는 램프부하의 불이 켜지면, 비록 그 디바이스에 인가된 전압이 낮더라도 선행기술 디바이스의 전류가 제한되기 때문에 요구된 전류가 공급되지는 않을 것이다.
본 발명은 부하가 단락될 때에만 전류가 제어되는 반도체 디바이스를 제공하여 선행기술의 문제점과 단점을 제거하고, 디바이스를 경제적으로 제조할 수 있는 장점을 제공한다.
본 발명의 실시예 1에 따르면, 반도체 디바이스는 부하와 연결할 수 있는 양단에 두개의 주단자를 가지며, 주단자 사이에 흐르는 전류를 제어하기 위한 공통 제어단자를 갖는 다수의 반도체 소자를 포함한다. 반도체 소자들은 주단자 사이에서 병렬로 연결되고 공통반도체 기판상에 통합된다. 검출저항기는 선정된 주단자중의 하나와 반도체 소자중의 하나 사이에 연결된다. 검출저항기는 선정된 반도체 소자의 동작저항과 같거나 또는 큰 저항치를 갖는다.
검출저항기 양단의 전압은 보조스위칭 소자의 입력단자에 공급된다. 검출 저항기 양단의 전압이 보조스위칭 소자의 임계전압(threshold voltage)에 도달하면, 스위치이소자는 턴 온(turn on)되고 반도체소자의 제어단자와 선정된 주단자를 단락시켜 주단자 사이에 흐르는 전류를 제어한다.
바꿔말하면, 보조스위칭 소자의 임계전압을 적당히 설정하여 반도체 디바이스에 흐르는 전류를 효과적으로 제한할 수 있다. 주단자에 연결된 부하가 단락될 때에만 전류 제한이 발생하도록 적당한 임계전압을 선택할 수 있다.
검출저항기의 저항치가 선정된 반도체 소자의 동작저항치보다 낮게되면, 검출저항기는 공통제어단자에 전압을 공급하여, 공통제어단자에 인가된 전압이 상당히 낮은 경우일지라도 주단자 사이에 흐르는 전류를 제한한다. 따라서 검출저항기의 저항치는 선정된 반도체 부소자의 동작저항치와 같거나 또는 큰 값으로 설정되므로 주단자 사이의 전류제한은 부하가 단락될 때에만 발생한다. 본 명세서의 일부분은 구성하고 있는 첨부도면은 발명의 상세한 설명과 함께 본 발명의 실시예 1을 설명하고, 본 발명의 원리를 설명하는데 도움을 준다.
이제 본 발명의 바람직한 실시예에 상세히 참고번호를 붙여 첨부도면에서 설명한다. 가능하면 동일한 부분이나 유사부분은 전도면을 통해 동일한 번호를 붙인다. 예를들면,제1도 및 제2도에서 동일한 부분은 각각 동일한 번호를 붙여 표시한다.
제2도는 본 발명의 반도체 디바이스의 실시예에 의한 회로를 도시한다. 제2도에서 주 IGBT 소자(13)와 부 IBGT 소자(14)는 주단자(11), (12)사이에 병렬연결된다.
제어단자(19)와 주단자(12)사이에 연결된 스위칭 소자 또는 MOSFET(18)을 포함하는 반도체 디바이스에는 주소자(13)와 부소자(14)에 대한 보호회로가 구비되어 있다. 검출저항기(15) 양단의 전압(V1)은 MOSFET(18)의 게이트에 공급된다. MOSFET의 드레인과 소스를 각각 제어단자(19)와 주단자(12)에 연결된다.
이제 이 회로의 동작을 제3도를 참고로 간략하게 설명한다. 제3도에서 세로 좌표측은 주소자(13)와 부소자(14)에 흐르는 전류를 나타내고 가로좌표축은 주소자(13)와 부소자(14)에 인가된 전압을 나타낸다. 동작특성곡선(31), (32)은 각각 주소자(13)와 부소자(14)의 것이며, 일정전압이 주소자(13)와 부소자(14)의 게이트에 인가되면 주소자(13)와 부소자(14)에 대한 보호회로는 동작하지 않는다. 동작특성곡선(33), (34)은 각각 주소자(13)와 부소자(14)의 것이며, 주소자(13)와 부소자(14)에 대한 보호회로가 동작하면 결과적으로 주소자(13)의 게이트전압이 낮아지게 된다.
스위칭소자(18)의 동작점은 점(b2)로 설정된다. 부소자(14)에 흐르는 전류(I1)가 동작특성곡선(32)의 동작점 a0로부터 b1을 거쳐 b2에 해당하는 값에 도달할때까지, 주소자(13)에 흐르는 대전류(I0)는 동작특성곡선(31)의 동작점 a0에 해당하는 값으로부터 a1으로 변화하여 a2의 포화영역에 도달한다.
예를들어, 사고로 부하가 단락되면, 주소자(13)와 부소자(14)에 인가된 전압이 증가하게 되므로 이 전압은 각각의 특성곡선(31), (32)의 세로좌표측으로부터 양의 방향으로 이동한다. 그때 검출저항기(15) 양단의 전압(V1)은 MOSFET(18)의 임계전압에 도달하여 MOSFET(18)가 턴온되고 제어단자(19)와 주단자(12)를 단락시키므로, 주소자(13)와 부소자(14)의 게이트전압이 저하된다.
그리고, 부소자(14)의 게이트에 인가된 전압과 검출저항기(15)양단의 전압은 동작점 b2에 해당하는 값으로 부터 세로좌표측의 양의 방향으로 이동한 C로 바뀐다. 제3도에 도시된 동작점 C는 반도체 디바이스 외부에 인가된 전압에 의해 결정된다. 주소자(13)에 인가된 전압은 동작점 a2에 해당하는 값으로부터 세로좌표축 하방으로 이동한 C로 바뀐다.
그러므로 상술한 바와같은 회로구성에 의해 주소자(13)와 부소자(14)에 흐르는 전류는 부하가 단락될 때에만 제한된다. 동작점 C가 세로좌표축으로 부터 더 멀리 떨어지거나 점 C에 대응하는 전압이 증가함에 따라, 검출저항기(15)의 저항이 더 증가되어 검출저항기(15)의 저항과 부소자(14)사이의 적당한 관계가 유지된다.
제4도는 제1도 반도체 디바이스의 실리콘 기판의 평면도이다. 제5도는 제4도의 A-A선을 따라 취한 실리콘 기판의 단면도이고, 제6도는 B-B선을 따라 취한 단면도이다.
제4도에서, 실리콘 기판의 몇개 부위에는 몇개의 IGBT소자가 형성되어 있다. IGBT소자중의 하나는 부소자(14)로서의 기능을 하고, 다른 것들은 주소자(13)로서의 기능을 한다. 부소자(14)는 검출저항기(15)에 연결되고, 검출저항기(15)는 기판상의 각 IGBT 소자의 게이트 전극이 형성된 것과 유사하게 형성된 다결정 실리콘 막으로 구성된다.
MOSFET(18)는 IGBT소자가 배치되지 않은 기판의 일부분에 형성되어 있다. MOSFET(18)의 드레인은 각 IGBT소자의 게이트 전극처럼 부분적으로 형성된 다결정 실리콘 막과 접촉하고, MOSFET(18)의 소스는 공통 알루미늄 배선전극으로 각 IGBT소자의 소스전극 및 검출저항기(15)일단과 접촉한다. 이러한 연결의 상세한 설명을 이하에서 설명한다.
제5도는 주 IGBT소자(13)의 구조를 도시한다. p베이스층(4)은 n－에피텍설층(3)에 형성되어 있고, n－에피텍셜층(3)은 n＋버퍼층(2)위에 형성되어 있으며, n＋버퍼층(2)은 p＋실리콘기판(1)위에 형성되어 있다. 간격이 한쌍의 환형소스층(5)은 각 p 베이스층(4)에 형성되어 있다. 각각이 다결정 실리콘 막으로 구성된 게이트전극(7)이 개개의 게이트산화막(6)에 형성되어 있으므로 개개의 소스층(5)과 n－층 (3)사이의 각 p베이스층 (4)에는 채널이 형성된다. 또 절연막(8)으로 각 게이트전극(7)을 씌운다. 소스전극(9)은 객객의 절연막(8)의 개구부(81)에서 각 베이스층(4) 및 소스층(5)과 접촉하는 알루미늄 배선에 의해 형성된다. 또 드레인 전극(10)은 n＋버퍼층(2)에 인접한 p＋기판(1)의 표면과 접촉한다.
제6도는 MOSFET(18)의 구조를 도시한다. MOSFET(18)는 P베이스층(4)에 소스층(51)과 드레인층(52)을 배치하고, 소스층(51)및 드레인층(52)과 인접한 게이트산화막(6)에 게이트전극(71)을 배치함으로써 형성된다. 두꺼운 산화막(61)은 소스층(51), 드레인층(52) 및 n－층(3)사이에 형성되는 것을 막기 위해 n－층(3)위에 형성된다.
소스층(51)과 베이스층(4)은 게이트전극(71)의 다결정 실리콘막을 씌은 절연막(8)의 개구부(82)에서 알루미늄 배선(91)의 일단과 접촉한다. 드레인 층(52)은 절연막(8)의 개구부(83)에서 알루미늄 배선(92)의 일단과 접촉한다. 알루미늄 배선(92)의 타단은 절연막(8)의 개구부(84)에서 게이트전극(7)에 연결된다. 알루미늄 배선(91)의 타단은 주 IGBT소자(13)의 소스전극(9)에 연결된다.
MOSFET(18)의 P 베이스층(4)은 주소자(13)의 P베이스층(4)과 유사한 공정으로 형성시킬 수 있다. MOSFET의 소스층(51)과 드레인층(52)은 주 IGBT소자(13)의 소스층(5)과 유사한 공정으로 형성시킬 수 있다. 부 IGBT소자(14)는 주 IGBT소자(13)의 구조와 같은 구조이므로 부 IGBT소자(14)의 구조는 여기에 도시하지 않는다.
제4도에서 실선(70)은 게이트전극(7), (71) 및 검출저항기(15)를 구성하는 다결정 실리콘막에 대한 영역을 도시한다. 각 게이트전극(7)은 연속적으로 형성된다. 점선(90)은 알루미늄 배선전극에 해당하는 알루미늄막에 대한 영역을 도시한다. 일점패선(80)은 절연막에 대한 영역을 도시한다.
알루미늄막은 절연막(8)의 개구부에서 실리콘기판의 표면과 접촉하여 주소자(13)의 소스전극을 형성한다. 유사하게 알루미늄막은 절연막의 개구부(82)에서 실리콘 기판의 표면과 접촉하여 부소자(14)의 소스전극을 형성한다. 알루미늄막은 절연막의 개구부(82)에서 실리콘 기판의 표면과 접촉하여 스위칭소자(18)의 소스전극(91)을 형성한다. 또 알루미늄막은 절연막의 개구부(83)에서 실리콘기판의 표면과 접촉하여 스위칭소자(18)의 드레인 전극(92)을 형성한다.
저항기(15)와 게이트(71)를 형성하는 다결정 실리콘막의 일단은 절연막의 개구부(85)에서 MOSFET(18)의 소스전극(91)과 각 주소자(13)의 소스전극에 연결된 알루미늄막과 접촉하며, 다결정 실리콘막의 타단은 절연막의 개구부(86)에서 부소자(13)의 소스전극에 연결된 알루미늄막과 접촉한다. 2점쇄선(88)은 두꺼운 산화막에 대한 영역을 도시한다.
요약하면, 본 발명의 실시예에 따라 공통제어단자를 공유하는 다수의 반도체소자는 공통반도체기판에 형성되어 한쌍의 주단자 사이에 병렬접속된다. 반도체소자중 최소한 하나는 부소자의 구성요소가 되고, 나머지는 주소자의 구성요소가 된다. 검출저항기는 부소자와 선정된 하나의 주단자 사이에서 부소자에 연결된다. 검출저항기 양단의 전압은 보조스위칭 소자에 공급된다. 주단자들에 연결된 저항이 단락되면 주단자 사이의 전압이 증가하고, 검출저항기 양단의 전압을 스위칭소자의임계전압까지 증가시킨다. 이것은 스위칭소자의 턴온을 야기시켜 결국 반도체 소자의 공통제어 입력측과 선정된 주단자를 단락시킨다. 이것은 공통제어단자에서의 전압을 반도체소자까지 저하시켜 주단자들 사이에 흐르는 전류증가를 제어한다.
본 발명의 실시예에서 검출저항기의 저항은 부소자의 동작저항과 같거나 크기 때문에 부하가 단락되지 않는 한 제어단자에 저전압이 존재하는 경우라고 할지라도 주단자 사이의 전류제한이 발생하지는 않는다. 제조공정의 수가 실제로 증가될 필요가 없기 때문에 이러한 보호회로는 반도체소자와 함께 경제적으로 공통반도체 기판에 완전히 통합될 수 있다.
당해분야의 전문가에 있어서 본 발명의 범위와 사상을 벗어남이 없이 본 발명의 실시와 구성에 각종 수정과 변경이 행해질 수도 있다는 것이 명확할 것이다. 예를들면, 상술한 실시예에서 기생소자의 동작은 바이폴라 트랜지스터나 IGBT와 비교하여 더욱 제한될 수 있기 때문에 유니폴라형의 MOSFET가 스위칭소자로서 사용된다. 그러나 본 발명은 이러한 유니폴라형 MOSFET로만 제한되는 것은 아니다.

Claims (8)

  1. 하나의 주단자가 부하에 연결된 한쌍의 주단자(11), (12)와, 주단자들(11), (12)사이에 흐르는 전류를 제어하기 위해 그들사이에 병렬연결되어 각각의 반도체 소자에 흐르는 전류를 제어하는 다수의 반도체소자 및, 제어단자(19)와 선정된 하나의 주단자 사이의 단락을 위해 부하가 단락될 때마다 주단자들 사이의 반도체 소자에 흐르는 전류를 제안하는 스위칭 수단(18)을 포함하는 것을 특징으로 하는 단락보호회로를 구비한 반도체 디바이스.
  2. 제1항에 있어서, 반도체 소자들은 하나의 반도체기판(1)에 완전히 통합되는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서, 스위칭수단(18)은 스위칭 트랜지스터를 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제2항에 있어서, 스위칭 트랜지스터는 MOSFET인 것을 특징으로 하는 반도체 디바이스.
  5. 제3항에 있어서, 검출저항기(15)는 스위칭수단(18)에 연결되어 전압을 공급하고, 그것에 의해 스위칭수단(18)은 부하가 단락될 때마다 제어단자(19)와 선정된 주단자를 단락시키는 것을 특징으로 하는 반도체 디바이스.
  6. 제5항에 있어서, 공급전압은 스위칭수단(18)의 임계전압과 같거나, 또는 큰 것을 특징으로 하는 반도체 디바이스.
  7. 제5항에 있어서, 검출저항기(15)는 다결정 실리콘막을 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 제5항에 있어서, 검출저항기(15)는 반도체소자중의 선정된 하나에 연결되고, 검출저항기의 저항은 선정된 반도체소자의 동작저항과 같거나, 또는 크며, 그것에 의해 주단자들(11), (12)사이에 흐르는 전류는 부하가 단락되지 않을 때는 언제나 제한되지 않는 것을 특징으로 하는 반도체 디바이스.
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