JPS61296758A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61296758A JPS61296758A JP60139351A JP13935185A JPS61296758A JP S61296758 A JPS61296758 A JP S61296758A JP 60139351 A JP60139351 A JP 60139351A JP 13935185 A JP13935185 A JP 13935185A JP S61296758 A JPS61296758 A JP S61296758A
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- Japan
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- channel
- integrated circuit
- mo8fet
- channel mosfet
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野〕
本発明は、微細素子からなる相補型ＭＯＳインバータを
含む半導体集積回路に関する。
含む半導体集積回路に関する。
（発明の技術的背景とその問題点）
絶縁ゲート型電界効果トランジスタ
（以下ＭＯ８ＦＥＴと称する）を集積したＭＯ８型集積
回路の高集積化は目覚ましいものがある。
回路の高集積化は目覚ましいものがある。
ＭＯ８集積回路の高集積化は素子の微細加工技術の進歩
に負うところが大きい。ＭＯ８型集積回路のうち、ｎチ
ャネルＭＯ８ＦＥＴとｐチャネルＭＯ８ＦＥＴを用いて
相補型ＭＯＳインバータ（以下ＣＭＯＳインバータと称
する）を構成する、いわゆるＣＭＯ８集積回路は、単位
面積当りの消費電力が少なく、高集積化にとって極めて
有利なものとして注目されている。
に負うところが大きい。ＭＯ８型集積回路のうち、ｎチ
ャネルＭＯ８ＦＥＴとｐチャネルＭＯ８ＦＥＴを用いて
相補型ＭＯＳインバータ（以下ＣＭＯＳインバータと称
する）を構成する、いわゆるＣＭＯ８集積回路は、単位
面積当りの消費電力が少なく、高集積化にとって極めて
有利なものとして注目されている。
ＣＭＯ８集積回路において、現在一般に用いられている
電源電圧ＶＤＤ−５Ｖをそのまま用いて構成素子を更に
微細した場合、特にチャネル長（ゲート長）が１μｍ以
下になるまで微細化した場合、チャネル領域のドレイン
近傍に強電界（≧５Ｘ１０’Ｖ／ｃａ＋）が形成され、
長時間動作させると素子の電気的特性が劣化して回路の
誤動作を引起こすようになる。この様な素子の電気的特
性の劣化は特にｎチャネル間Ｏ８ＦＥＴの場合に顕著で
ある。これは、ｎチャネル間Ｏ８ＦＥＴの場合、ｐチャ
ネルＭＯ８ＦＥＴよりもインパクト・イオン化現象が起
り易いためである。
電源電圧ＶＤＤ−５Ｖをそのまま用いて構成素子を更に
微細した場合、特にチャネル長（ゲート長）が１μｍ以
下になるまで微細化した場合、チャネル領域のドレイン
近傍に強電界（≧５Ｘ１０’Ｖ／ｃａ＋）が形成され、
長時間動作させると素子の電気的特性が劣化して回路の
誤動作を引起こすようになる。この様な素子の電気的特
性の劣化は特にｎチャネル間Ｏ８ＦＥＴの場合に顕著で
ある。これは、ｎチャネル間Ｏ８ＦＥＴの場合、ｐチャ
ネルＭＯ８ＦＥＴよりもインパクト・イオン化現象が起
り易いためである。
従来この問題に対して、ＭＯＳＦＥＴのドレインとゲー
トに定常的に高電圧を印加して静的ストレスを与えるこ
とにより特性の安定化を図る、ＬＤＤ構造等の信頼性の
高い素子構造を導入する、その他素子製造工程を改良す
る、等といった対処がなされてきた。しかしながら、微
細化されたＭＯＳＦＥＴを集積したＣＭＯ８集積回路を
実際に動作させると、スイッチング動作に伴う強電界。
トに定常的に高電圧を印加して静的ストレスを与えるこ
とにより特性の安定化を図る、ＬＤＤ構造等の信頼性の
高い素子構造を導入する、その他素子製造工程を改良す
る、等といった対処がなされてきた。しかしながら、微
細化されたＭＯＳＦＥＴを集積したＣＭＯ８集積回路を
実際に動作させると、スイッチング動作に伴う強電界。
に起因する素子特性の経時劣化は容易には避けられない
。このことを以下に説明する。
。このことを以下に説明する。
第３図はＣＭＯ８集積１回路の基本構成要素であるＣＭ
ＯＳインバータの等価回路である。電源電位ＶＤＤ側に
ｐチャネルＭＯ８ＦＥＴ−Ｑｐ、接地電位Ｖｓｓ側にｎ
チャネル間Ｏ８ＦＥＴ−ＱＮが設けられてＣＭＯＳイン
バータが構成される。
ＯＳインバータの等価回路である。電源電位ＶＤＤ側に
ｐチャネルＭＯ８ＦＥＴ−Ｑｐ、接地電位Ｖｓｓ側にｎ
チャネル間Ｏ８ＦＥＴ−ＱＮが設けられてＣＭＯＳイン
バータが構成される。
通常０Ｍ０８回路の設計に当たっては、ｎチャネル間Ｏ
８ＦＥＴ−ＱＮとｐチャネルＭＯ８ＦＥＴ−Ｑｐのチャ
ネル・コンダクタンスが等しくなるようにゲート長及び
ゲート幅が設定される。
８ＦＥＴ−ＱＮとｐチャネルＭＯ８ＦＥＴ−Ｑｐのチャ
ネル・コンダクタンスが等しくなるようにゲート長及び
ゲート幅が設定される。
ＭＯＳＦＥＴのチャネル・コンダクタンスは、μ・Ｃｏ
ｘ（Ｗ／Ｌ） で表わされる。ここにμは移動度、Ｃｏｘはゲート絶縁
膜厚、Ｗはチャネル幅、Ｌはチャネル長である。Ｓｉの
場合正孔の移動度μＰは電子の移動度μＮの約１７２で
あるから、これを補償してｎチャネル間Ｏ８ＦＥＴとｐ
チャネルＭＯ８ＦＥＴのチャネル・コンダクタンスを等
しくするためには例えば、ｎチャネルＭ Ｏ，Ｓ Ｆ
Ｅ Ｔのチャネル幅ＷをｐチャネルＭＯ８ＦＥＴのそれ
の１／２に設定し、他のパラメータは同じにする。
ｘ（Ｗ／Ｌ） で表わされる。ここにμは移動度、Ｃｏｘはゲート絶縁
膜厚、Ｗはチャネル幅、Ｌはチャネル長である。Ｓｉの
場合正孔の移動度μＰは電子の移動度μＮの約１７２で
あるから、これを補償してｎチャネル間Ｏ８ＦＥＴとｐ
チャネルＭＯ８ＦＥＴのチャネル・コンダクタンスを等
しくするためには例えば、ｎチャネルＭ Ｏ，Ｓ Ｆ
Ｅ Ｔのチャネル幅ＷをｐチャネルＭＯ８ＦＥＴのそれ
の１／２に設定し、他のパラメータは同じにする。
このようにｎチャネルＭＯ８Ｆ’ＥＴとｐチャネルＭＯ
８ＦＥＴのコンダクタンスを等しく設定したＣＭＯＳイ
ンバータがスイッチング動作をすると、ｎチャネル間Ｏ
８ＦＥＴの動作点は、ゲート電圧Ｖａ−ドレイン電圧Ｖ
Ｄ平面上で第４図の実線上を動く。即ち、ｎチャネル間
Ｏ８ＦＥＴがオン状態からオフ状態に変化する時に、ド
レイン電圧、ＶＤが高い状態でゲート電圧Ｖａが急激な
変化を示す領域がある。このスイッチング動作の過渡状
態で、ｎチャネル間Ｏ８ＦＥＴのチャネル領域のドレイ
ン近傍に強電界が形成され、これが素子特性の劣化の原
因となるのである。
８ＦＥＴのコンダクタンスを等しく設定したＣＭＯＳイ
ンバータがスイッチング動作をすると、ｎチャネル間Ｏ
８ＦＥＴの動作点は、ゲート電圧Ｖａ−ドレイン電圧Ｖ
Ｄ平面上で第４図の実線上を動く。即ち、ｎチャネル間
Ｏ８ＦＥＴがオン状態からオフ状態に変化する時に、ド
レイン電圧、ＶＤが高い状態でゲート電圧Ｖａが急激な
変化を示す領域がある。このスイッチング動作の過渡状
態で、ｎチャネル間Ｏ８ＦＥＴのチャネル領域のドレイ
ン近傍に強電界が形成され、これが素子特性の劣化の原
因となるのである。
上記したＣＭＯＳインバータのスイッチング動作に伴う
ｎチャネル間Ｏ８ＦＥＴでの強電界の形成される様子を
、更に詳しく第５図及び第６図を参照して説明する。こ
れらの図で、（ａ）は素子構造であって２１がｐ型Ｓｉ
層、２２がｎ＋＋ソース領域、２３がｎ＋型トドレイン
領域２４がゲート電極であり、２５がチャネル領域であ
る。また（ｂ）は、ゲート電極下の基板表面部の電位分
布である。
ｎチャネル間Ｏ８ＦＥＴでの強電界の形成される様子を
、更に詳しく第５図及び第６図を参照して説明する。こ
れらの図で、（ａ）は素子構造であって２１がｐ型Ｓｉ
層、２２がｎ＋＋ソース領域、２３がｎ＋型トドレイン
領域２４がゲート電極であり、２５がチャネル領域であ
る。また（ｂ）は、ゲート電極下の基板表面部の電位分
布である。
第５図はｎチャネル間Ｏ８ＦＥＴがオンの状態（Ｖａ
＝１．Ｖ、Ｖｎ−１Ｖ） であ’Ｑ、コノトキ図示のよ
うにチャネル領域２５は電子で満たされて、電子電流が
流れている。この状態から、ゲート電圧Ｖａを急激にＯ
ｖに下げてこのｎチャネルＭ○５ＦＥＴをオフにした状
態が第６図である。このときチャネルは消失するが、残
留していた電子はドレイン側に移動するため、図示のよ
うにドレイン近傍の微少領域Ｂに急峻な電位勾配、即ち
強電界が形成され、ここで激しいインパクト・イオン化
現象が発生する。
＝１．Ｖ、Ｖｎ−１Ｖ） であ’Ｑ、コノトキ図示のよ
うにチャネル領域２５は電子で満たされて、電子電流が
流れている。この状態から、ゲート電圧Ｖａを急激にＯ
ｖに下げてこのｎチャネルＭ○５ＦＥＴをオフにした状
態が第６図である。このときチャネルは消失するが、残
留していた電子はドレイン側に移動するため、図示のよ
うにドレイン近傍の微少領域Ｂに急峻な電位勾配、即ち
強電界が形成され、ここで激しいインパクト・イオン化
現象が発生する。
こうしてスイッチング動作の過渡状態でｎチャネル間Ｏ
８ＦＥＴのドレイン近傍でインパクト・イオン化が起こ
ると多数のホット・キャリアが生成され、これがドレイ
ン近傍のゲート絶縁膜中にトラップされて、素子の電気
的特性の経時変化をもたらすことになる。つまり、先に
示した第４図の位相空間において、斜線を施した領域Ａ
が危険動作点領域であって、ＣＭＯＳインバータのスイ
ッチング動作に伴いｎチャネル間Ｏ８ＦＥＴの動作意が
この危険動作点領域Ａを通ることが、ｎチャネルＭＯ８
ＦＥＴの特性の経時変化をもたらす原因となっている。
８ＦＥＴのドレイン近傍でインパクト・イオン化が起こ
ると多数のホット・キャリアが生成され、これがドレイ
ン近傍のゲート絶縁膜中にトラップされて、素子の電気
的特性の経時変化をもたらすことになる。つまり、先に
示した第４図の位相空間において、斜線を施した領域Ａ
が危険動作点領域であって、ＣＭＯＳインバータのスイ
ッチング動作に伴いｎチャネル間Ｏ８ＦＥＴの動作意が
この危険動作点領域Ａを通ることが、ｎチャネルＭＯ８
ＦＥＴの特性の経時変化をもたらす原因となっている。
本発明は上記した点に鑑みなされたもので、スイッチン
グ動作に伴う特性の経時変化を低減した、ＣＭＯ８集積
回路を提供することを目的とする。
グ動作に伴う特性の経時変化を低減した、ＣＭＯ８集積
回路を提供することを目的とする。
本発明は、チャネル長１μｍ以下のＭＯＳＦＥＴを用い
たＣＭＯＳインバータを含む集積回路において、ｎチャ
ネルＭＯ８ＦＥＴのチャネル・コンダクタンスをｐチャ
ネルＭＯ８ＦＥＴのそれより大とし、かつｎチャネルＭ
Ｏ８ＦＥＴの動作点が、ドレイン電圧ＶＤ≧４Ｖ、ゲー
ト電圧Ｖａ≧１■を同時に満たす範囲を通らないように
したことを特徴とする。
たＣＭＯＳインバータを含む集積回路において、ｎチャ
ネルＭＯ８ＦＥＴのチャネル・コンダクタンスをｐチャ
ネルＭＯ８ＦＥＴのそれより大とし、かつｎチャネルＭ
Ｏ８ＦＥＴの動作点が、ドレイン電圧ＶＤ≧４Ｖ、ゲー
ト電圧Ｖａ≧１■を同時に満たす範囲を通らないように
したことを特徴とする。
本発明によれば、ＣＭＯＳインバータのスイッチング動
作での過渡状態でインパクト・イオン化現象を効果的に
抑制することができ、特性の経時劣化の少ない信頼性に
優れたＣＭＯ８集積回路が得られる。またｎチャネルＭ
Ｏ８ＦＥＴのチャネル・コンダクタンスをｐチャネルＭ
Ｏ８ＦＥＴのそれより大きくするために例えば、ｎチャ
ネルＭＯ８ＦＥＴとｐチｔネルＭＯ８ＦＥＴのチャネル
幅を等しく設定すると、ＣＭＯ８集積回路のパターン設
計が容易になる。
作での過渡状態でインパクト・イオン化現象を効果的に
抑制することができ、特性の経時劣化の少ない信頼性に
優れたＣＭＯ８集積回路が得られる。またｎチャネルＭ
Ｏ８ＦＥＴのチャネル・コンダクタンスをｐチャネルＭ
Ｏ８ＦＥＴのそれより大きくするために例えば、ｎチャ
ネルＭＯ８ＦＥＴとｐチｔネルＭＯ８ＦＥＴのチャネル
幅を等しく設定すると、ＣＭＯ８集積回路のパターン設
計が容易になる。
以下本発明の詳細な説明する。
第１図は一実施例のＣＭＯ８集積回路におけるひとつの
ＣＭＯＳインバータ部分の平面図である。
ＣＭＯＳインバータ部分の平面図である。
１はｎ型Ｓ１領域に形成されたｐ型ウェルであり、この
ｐ型ウェル１にｎチャネルＭＯ８ＦＥＴ−ＱＮが形成さ
れ、ｎ型Ｓｉ領域にｐチャネルＭＯ８ＦＥＴ−Ｑｐが形
成されている。２，３はソース、ドレインとなるｎ＋型
層、４．５は同じくソース、ドレインとなるｐ＋型層で
あり、６はゲート電極である。ｎチャネルＭＯ８ＦＥＴ
−ＱＮ、ｐチャネ／Ｌ／ＭＯ８ＦＥＴ−ＱｐいｆｔＬも
図に示すように、ゲート長（即ちチャネル長）は１μｍ
とし、ゲート幅（即ちチャネル幅）は３μｍとしている
。また図には示していないが、この実。
ｐ型ウェル１にｎチャネルＭＯ８ＦＥＴ−ＱＮが形成さ
れ、ｎ型Ｓｉ領域にｐチャネルＭＯ８ＦＥＴ−Ｑｐが形
成されている。２，３はソース、ドレインとなるｎ＋型
層、４．５は同じくソース、ドレインとなるｐ＋型層で
あり、６はゲート電極である。ｎチャネルＭＯ８ＦＥＴ
−ＱＮ、ｐチャネ／Ｌ／ＭＯ８ＦＥＴ−ＱｐいｆｔＬも
図に示すように、ゲート長（即ちチャネル長）は１μｍ
とし、ゲート幅（即ちチャネル幅）は３μｍとしている
。また図には示していないが、この実。
施例ではゲート絶縁膜厚も互いに等しい。
従ってこの実施例では、ＣＭＯＳインバータを構成する
ｎチャネルＭＯ８ＦＥＴ−ＱＮのチャネル・コンダクタ
ンスはｐチャネルＭＯ８ＦＥＴ−Ｑｐのそれより大きく
なっている。
ｎチャネルＭＯ８ＦＥＴ−ＱＮのチャネル・コンダクタ
ンスはｐチャネルＭＯ８ＦＥＴ−Ｑｐのそれより大きく
なっている。
第２図はこの実施例のＣＭＯＳインバータを５Ｖ電源に
よりスイッチング動作させた時の動作点の軌跡を、ＶＤ
−Ｖａ平面上で示したものである。
よりスイッチング動作させた時の動作点の軌跡を、ＶＤ
−Ｖａ平面上で示したものである。
図の斜線を施した領域Ａは、第３図のそれと同様危険動
作点領域である。図示のようにこの実施例ノ場合、動作
点ハ、ＶＤ≧４■、Ｖａ≧１．５Ｖを同時に満たす範囲
を通らないよう設定され、危険動作点領域Ａを避けてい
る。
作点領域である。図示のようにこの実施例ノ場合、動作
点ハ、ＶＤ≧４■、Ｖａ≧１．５Ｖを同時に満たす範囲
を通らないよう設定され、危険動作点領域Ａを避けてい
る。
この実施例によれば、ＣＭＯＳインバータのスイッチン
グ動作において、ｎチャネルＭＯ８ＦＥＴのオン状態か
らオフ状態への過渡状態でそのドレイン近傍でのインパ
クト・イオン化現象が抑制される。これにより、特性の
経時劣化の少ない信頼性の高いＣＭＯ８集積回路が得ら
れる。またこの実施例の場合、ｎチャネルＭＯ８ＦＥＴ
とｐチャネルＭＯ８ＦＥＴの形状、寸法を等しくしてい
るため、ＣＭＯ８集積回路のパターン設計が容易である
。
グ動作において、ｎチャネルＭＯ８ＦＥＴのオン状態か
らオフ状態への過渡状態でそのドレイン近傍でのインパ
クト・イオン化現象が抑制される。これにより、特性の
経時劣化の少ない信頼性の高いＣＭＯ８集積回路が得ら
れる。またこの実施例の場合、ｎチャネルＭＯ８ＦＥＴ
とｐチャネルＭＯ８ＦＥＴの形状、寸法を等しくしてい
るため、ＣＭＯ８集積回路のパターン設計が容易である
。
なお、本発明は上記した実施例に限られるものではない
。
。
例えば上記実施例では、ｎチャネルＭＯ８ＦＥＴのチャ
ネル・コンダクタンスをｐチャネルＭＯ８ＦＥＴのそれ
より大きくするために、両者の形状寸法を等しくしたが
、チャネル幅を従来と同様１／２の関係にしたまま、チ
ヤネル長あるいはゲート絶縁膜厚を選択することにより
上記実施例と同様のチャネル・コンダクタンスの関係を
満たすようにしてもよい。またチャネル幅による調整と
、チャネル長やゲート絶縁膜厚による調整を適当の組み
合わせてもよい。
ネル・コンダクタンスをｐチャネルＭＯ８ＦＥＴのそれ
より大きくするために、両者の形状寸法を等しくしたが
、チャネル幅を従来と同様１／２の関係にしたまま、チ
ヤネル長あるいはゲート絶縁膜厚を選択することにより
上記実施例と同様のチャネル・コンダクタンスの関係を
満たすようにしてもよい。またチャネル幅による調整と
、チャネル長やゲート絶縁膜厚による調整を適当の組み
合わせてもよい。
その他、本発明はその趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
第１図は本発明の一＊癌例のＣＭＯ８集積回路における
ＣＭＯＳインバータ部分の平面図、第２図はそのＣＭＯ
Ｓインバータのスイッチング動作時のｎチャネルＭＯ８
ＦＥＴの動作点軌跡を示す図、第３図はＣＭＯＳインバ
ータの等価回路図、第４図は従来のＣＭＯＳインバータ
のスイッチング動作時のｎチャネルＭＯ８ＦＥＴの動作
点軌跡を示す図、第５図（ａ）（ｂ）は同じくｎチャネ
ルＭＯ８ＦＥＴのオン状態でのチャネルの様子と基板表
面の電位分布を示す図、第６図（ａ＞（ｂ）は同じくそ
のｎチャネルＭＯ８ＦＥＴのオン状態からオフ状態へ変
化する過渡状態でのチャネルの様子と基板表面部の電位
分布を示す図である。 １・・・ｐ型ウェル、２，３・・・ｎ＋型層、４．５・
・・ｐ＋型層、６・・・ゲート電極、ＱＮ・・・ｎチャ
ネルＭＯ８ＦＥＴ、Ｑｐ・・・ｐチャネルＭＯ８ＦＥＴ
。 出願人代理人 弁理士 鈴江武彦 第１図 Ｏ 第２図 ＶＤ。 ＳＳ 第３図 Ｏ 第４図 （ａ） （ｂ） 第５図
ＣＭＯＳインバータ部分の平面図、第２図はそのＣＭＯ
Ｓインバータのスイッチング動作時のｎチャネルＭＯ８
ＦＥＴの動作点軌跡を示す図、第３図はＣＭＯＳインバ
ータの等価回路図、第４図は従来のＣＭＯＳインバータ
のスイッチング動作時のｎチャネルＭＯ８ＦＥＴの動作
点軌跡を示す図、第５図（ａ）（ｂ）は同じくｎチャネ
ルＭＯ８ＦＥＴのオン状態でのチャネルの様子と基板表
面の電位分布を示す図、第６図（ａ＞（ｂ）は同じくそ
のｎチャネルＭＯ８ＦＥＴのオン状態からオフ状態へ変
化する過渡状態でのチャネルの様子と基板表面部の電位
分布を示す図である。 １・・・ｐ型ウェル、２，３・・・ｎ＋型層、４．５・
・・ｐ＋型層、６・・・ゲート電極、ＱＮ・・・ｎチャ
ネルＭＯ８ＦＥＴ、Ｑｐ・・・ｐチャネルＭＯ８ＦＥＴ
。 出願人代理人 弁理士 鈴江武彦 第１図 Ｏ 第２図 ＶＤ。 ＳＳ 第３図 Ｏ 第４図 （ａ） （ｂ） 第５図
Claims (2)
- （１）チャネル長１μｍ以下のｎチャネル絶縁ゲート型
電界効果トランジスタとｐチャネル絶縁ゲート型電界効
果トランジスタを用いた相補型ＭＯＳインバータを含む
半導体集積回路において、前記ｎチャネル絶縁ゲート型
電界効果トランジスタのチャネル・コンダクタンスを前
記ｐチャネル絶縁ゲート型電界効果トランジスタのそれ
より大とし、かつ前記ｎチャネル絶縁ゲート型電界効果
トランジスタの動作点が、ドレイン電圧Ｖ＿Ｄ≧４Ｖ、
ゲート電圧Ｖ＿Ｇ≧１．５Ｖを同時に満たす範囲を通ら
ないようにしたことを特徴とする半導体集積回路。 - （２）前記ｎチャネル絶縁ゲート型電界効果トランジス
タのチャネル長及びチャネル幅をそれぞれ前記ｐチャネ
ル絶縁ゲート型電界効果トランジスタのチャネル長及び
チャネル幅と等しく設定した特許請求の範囲第１項記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139351A JPS61296758A (ja) | 1985-06-26 | 1985-06-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139351A JPS61296758A (ja) | 1985-06-26 | 1985-06-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296758A true JPS61296758A (ja) | 1986-12-27 |
Family
ID=15243301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60139351A Pending JPS61296758A (ja) | 1985-06-26 | 1985-06-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018030043A1 (ja) * | 2016-08-09 | 2018-02-15 | ソニー株式会社 | 固体撮像素子及び電子機器 |
-
1985
- 1985-06-26 JP JP60139351A patent/JPS61296758A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018030043A1 (ja) * | 2016-08-09 | 2018-02-15 | ソニー株式会社 | 固体撮像素子及び電子機器 |
| US10911706B2 (en) | 2016-08-09 | 2021-02-02 | Sony Corporation | Solid-state imaging element and electronic equipment |
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