JP6872837B2 - 発振回路及び電圧制御装置 - Google Patents
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Description
図1は、開示の技術の第1の実施形態に係るリングオシレータ100の構成の一を示す等価回路図である。
図6は、開示の技術の第2の実施形態に係るリングオシレータ100Aの構成の一例を示す等価回路図である。リングオシレータ100Aは、P−MOS11_1、11_2、11_3のゲートGがゲート配線16に接続され、N−MOS12_1、12_2、12_3のゲートGがゲート配線17に接続されている点が、第1の実施形態に係るリングオシレータ100と異なる。ゲート配線16及びゲート配線17は、P−MOS11_1、11_2、11_3及びN−MOS12_1、12_2、12_3のソースS及びドレインDから絶縁されている。ゲート配線16及び17は、それぞれ、外部接続端子(図示せず)に接続されており、ゲート配線16及び17に対して外部から任意の電位を印加することが可能となっている。ゲート配線16に印加される電位Vgpは、電位Vddよりも大きくてもよいし、小さくてもよいが、P−MOS11_1、11_2、11_3がオフ状態を維持する電位とされる。同様に、ゲート配線17に印加される電位Vgnは、電位Vssよりも大きくてもよいし、小さくてもよいが、N−MOS12_1、12_2、12_3がオフ状態を維持する電位とされる。
Pチャネル型の第1のトランジスタ及びNチャネル型の第2のトランジスタを各々備えた奇数個のインバータを、リング状に結合した発振回路であって、
前記インバータの各々は、前記第1のトランジスタのボディ及び前記第2のトランジスタのボディが入力端とされ、前記第1のトランジスタのドレイン及び前記第2のトランジスタのドレインが出力端とされ、最終段のインバータを除き、前記出力端が次段のインバータの入力端に接続され、前記最終段のインバータの出力端が初段のインバータの入力端に接続され、
前記インバータの各々において、前記第1のトランジスタ及び前記第2のトランジスタは、それぞれオフ状態とされている
発振回路。
前記インバータの各々において、前記第1のトランジスタのゲートは、前記第1のトランジスタのソースに接続され、前記第2のトランジスタのゲートは、前記第2のトランジスタのソースに接続されている
付記1に記載の発振回路。
前記インバータの各々において、前記第1のトランジスタのゲートは、前記第1のトランジスタのソース及びドレインから絶縁された第1のゲート配線に接続され、前記第2のトランジスタのゲートは、前記第2のトランジスタのソース及びドレインから絶縁された第2のゲート配線に接続されている
付記1に記載の発振回路。
前記インバータの各々において、前記第1のトランジスタのソースは、第1の電位を有する第1の電源ラインに接続され、前記第2のトランジスタのソースは、前記第1の電位よりも低い第2の電位を有する第2の電源ラインに接続されている
付記1から付記3のいずれか1つに記載の発振回路。
前記第1のトランジスタのボディは、半導体基板に設けられたN型半導体からなる第1のウェルにより構成され、前記第2のトランジスタのボディは、前記半導体基板に設けられたP型半導体からなる第2のウェルにより構成される
付記1から付記4のいずれか1つに記載の発振回路。
前記第2のウェルは、N型半導体からなる第3のウェル内に設けられている
付記5に記載の発振回路。
Pチャネル型の第1のトランジスタ及びNチャネル型の第2のトランジスタを各々備えた奇数個のインバータをリング状に結合した発振回路と、
前記発振回路の発振周波数を計測する周波数カウンタと、
前記周波数カウンタの計測値に基づいて特定の回路を構成するトランジスタのボディに印加するボディバイアス電圧及び前記特定の回路の電源電圧の少なくとも一方を制御する制御回路と、
を含む、電圧制御装置であって、
前記インバータの各々において、前記第1のトランジスタ及び前記第2のトランジスタは、それぞれオフ状態とされ、
前記インバータの各々は、前記第1のトランジスタのボディ及び前記第2のトランジスタのボディが入力端とされ、前記第1のトランジスタのドレイン及び前記第2のトランジスタのドレインが出力端とされ、最終段のインバータを除き、前記出力端が次段のインバータの入力端に接続され、前記最終段のインバータの出力端が初段のインバータの入力端に接続されている
電圧制御装置。
前記インバータの各々において、前記第1のトランジスタのゲートは、前記第1のトランジスタのソースに接続され、前記第2のトランジスタのゲートは、前記第2のトランジスタのソースに接続されている
付記7に記載の電圧制御装置。
前記インバータの各々において、前記第1のトランジスタのゲートは、前記第1のトランジスタのソース及びドレインから絶縁された第1のゲート配線に接続され、前記第2のトランジスタのゲートは、前記第2のトランジスタのソース及びドレインから絶縁された第2のゲート配線に接続されている
付記7に記載の電圧制御装置。
前記インバータの各々において、前記第1のトランジスタのソースは、第1の電位を有する第1の電源ラインに接続され、前記第2のトランジスタのソースは、前記第1の電位よりも低い第2の電位を有する第2の電源ラインに接続されている
付記7から付記9のいずれか1つに記載の電圧制御装置。
前記第1のトランジスタのボディは、半導体基板に設けられたN型半導体からなる第1のウェルにより構成され、前記第2のトランジスタのボディは、前記半導体基板に設けられたP型半導体からなる第2のウェルにより構成される
付記7から付記10のいずれか1つに記載の電圧制御装置。
前記第2のウェルは、N型半導体からなる第3のウェル内に設けられている
付記11に記載の電圧制御装置。
11_1〜11_3 P−MOS
12_1〜12_3 N−MOS
14、15 電源ライン
16、17 ゲート配線
100、100A リングオシレータ
200 電圧制御装置
201 分周器
202 周波数カウンタ
203 ボディバイアス制御回路
204 電源電圧制御回路
Claims (5)
- Pチャネル型の第1のトランジスタ及びNチャネル型の第2のトランジスタを各々備えた奇数個のインバータを、リング状に結合した発振回路であって、
前記インバータの各々は、前記第1のトランジスタのボディ及び前記第2のトランジスタのボディが入力端とされ、前記第1のトランジスタのドレイン及び前記第2のトランジスタのドレインが出力端とされ、最終段のインバータを除き、前記出力端が次段のインバータの入力端に接続され、前記最終段のインバータの出力端が初段のインバータの入力端に接続され、
前記インバータの各々において、前記第1のトランジスタ及び前記第2のトランジスタは、それぞれオフ状態とされている
発振回路。 - 前記インバータの各々において、前記第1のトランジスタのゲートは、前記第1のトランジスタのソースに接続され、前記第2のトランジスタのゲートは、前記第2のトランジスタのソースに接続されている
請求項1に記載の発振回路。 - 前記インバータの各々において、前記第1のトランジスタのゲートは、前記第1のトランジスタのソース及びドレインから絶縁された第1のゲート配線に接続され、前記第2のトランジスタのゲートは、前記第2のトランジスタのソース及びドレインから絶縁された第2のゲート配線に接続されている
請求項1に記載の発振回路。 - 前記インバータの各々において、前記第1のトランジスタのソースは、第1の電位を有する第1の電源ラインに接続され、前記第2のトランジスタのソースは、前記第1の電位よりも低い第2の電位を有する第2の電源ラインに接続されている
請求項1から請求項3のいずれか1項に記載の発振回路。 - Pチャネル型の第1のトランジスタ及びNチャネル型の第2のトランジスタを各々備えた奇数個のインバータをリング状に結合した発振回路と、
前記発振回路の発振周波数を計測する周波数カウンタと、
前記周波数カウンタの計測値に基づいて特定の回路を構成するトランジスタのボディに印加するボディバイアス電圧及び前記特定の回路の電源電圧の少なくとも一方を制御する制御回路と、
を含む、電圧制御装置であって、
前記インバータの各々において、前記第1のトランジスタ及び前記第2のトランジスタは、それぞれオフ状態とされ、
前記インバータの各々は、前記第1のトランジスタのボディ及び前記第2のトランジスタのボディが入力端とされ、前記第1のトランジスタのドレイン及び前記第2のトランジスタのドレインが出力端とされ、最終段のインバータを除き、前記出力端が次段のインバータの入力端に接続され、前記最終段のインバータの出力端が初段のインバータの入力端に接続されている
電圧制御装置。
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