CN104934419A - 半导体器件 - Google Patents

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Abstract

本发明涉及一种半导体器件。为了防止围绕晶体管的杂质区中的电流泄漏，在第二导电类型区的从第一电路区侧朝向第二电路区侧延伸的部分在平面图中与元件隔离膜彼此重叠的区域中，在平面图中从第一电路区侧朝向第二电路区侧交替设置场板和导电膜。此外，在这个区域中，场板的电位以及导电膜的电位从第一电路区朝向第二电路区降低。此外，至少一个导电膜的电位低于在平面图中在第二电路区侧与导电膜相邻的场板的电位。此外，这种导电膜覆盖至少一部分第二导电类型区，而在第二导电类型区的延伸方向上没有间隔。

Description

半导体器件
相关申请的交叉引用
将2014年3月20日提交的日本专利申请No.2014-059016的公开内容(包括说明书，附图和摘要)整体并入本文作为参考。
技术领域
本发明涉及一种半导体器件，例如涉及一种适用于具有不同电源电压的两个电路的半导体器件的技术。
背景技术
半导体器件中的一个并入用于产生功率控制元件的控制信号的控制电路。在这种半导体器件中，被施加至功率控制元件的电压，即将要被控制的电源的电源电压高于控制电路的电源电压。因此，为了将控制信号输入至功率控制元件，第二控制电路可设置在控制电路和功率控制元件之间。通常，第二控制电路的电源电压等于或小于功率控制元件的电源电压，且高于控制电路的电源电压。在这种半导体器件中，需要从低电源电压的电路中分离出高电源电压的电路。
例如，日本未审专利公布No.特开平11(1999)-330456(专利文献1)描述了一种用于分离两个电路的分离结构的技术。
在专利文献1中，由多晶硅膜形成的浮置场板围绕有源区。此外，设置金属电极以便与多晶硅膜重叠。金属电极通过接触孔耦合至多晶硅膜。设置半绝缘膜以便覆盖金属电极。
此外，日本未审专利公布No.2010-80891(专利文献2)以及日本未审专利公布No.特开平4(1992)-332173(专利文献3)描述了功率MOSFET的耐压结构。在专利文献2中，场板围绕漏区。此外，设置互连线以便与场板重叠。互连线通过接触插头耦合至场板。在专利文献3中，绝缘氧化膜设置在高电位电极和基极电极之间。此外，薄膜电阻层设置在绝缘氧化膜上方。薄膜电阻层在平面图中是螺旋的，且耦合高电位电极以及基极电极。
发明内容
本发明人已经研究了在具有隔离结构的区域中设置用于耦合不同电源电位的两个电路的晶体管以在不同电源电位的电路之间传输控制信号。此时，本发明人想到通过杂质区围绕晶体管以将晶体管与其它电路隔离。但是，在这种结构中，本发明人已经发现围绕晶体管的杂质区中会发生电流泄漏。本说明书和附图的描述将使其他问题和新颖特征变得显而易见。
根据一个实施例，半导体器件具有第一电路区以及具有第二电路的第二电路区。第二电路的电源电压低于第一电路的电源电压。第一电路区由隔离区围绕。隔离区具有设置在元件隔离膜上方的场板。沿第一电路区的边缘以重复方式设置场板。此外，晶体管将第二电路耦合至第一电路。围绕晶体管设置第二导电类型区。隔离区具有设置在场板上方的多个导电膜。此外，在第二导电类型区的从第一电路区侧朝向第二电路区侧延伸的部分与元件隔离膜在平面图中彼此重叠的区域中，在平面图中从第一电路区侧朝向第二电路区侧交替设置场板和导电膜。此外，在这个区域中，场板的电位以及导电膜的电位从第一电路区朝向第二电路区降低。此外，导电膜中的至少一个的电位低于平面图中在第二电路区侧与导电膜相邻的场板的电位。此外，这种导电膜覆盖第二导电类型区的至少一部分，而在第二导电类型区的延伸方向上没有间隔。
根据一个实施例，能防止第二导电类型区中的电流泄漏。
附图说明
图1是采用根据第一实施例的半导体器件的电设备的原理框图。
图2是示出根据第一实施例的半导体器件的构造的平面图。
图3是由图2中的虚线α围绕的区域的放大图。
图4是沿图3的线A-A’截取的截面图。
图5是沿图3的线B-B’截取的截面图。
图6是沿图3的线C-C’截取的截面图。
图7是沿图3的线D-D’截取的截面图。
图8是沿图3的线E-E’截取的截面图。
图9是沿图3的线F-F’截取的截面图。
图10A和10B是示出HTRB(高温反向偏置)测试结果的曲线图。
图11是示出图3的变型的示意图。
图12是示出图3的变型的示意图。
图13是沿图12的线A-A’截取的截面图。
图14是沿图12的线B-B’截取的截面图。
图15是沿图12的线C-C’截取的截面图。
图16是示出图6的变型的示意图。
图17是根据第二实施例的半导体器件的构造的平面图。
图18是示出根据第三实施例的半导体器件的构造的平面图的部分放大图。
图19是沿图18的线A-A’截取的截面图。
图20是沿图18的线B-B’截取的截面图。
图21是沿图18的线C-C’截取的截面图。
图22是沿图18的线D-D’截取的截面图。
图23是沿图18的线E-E’截取的截面图。
图24是沿图18的线F-F’截取的截面图。
图25是示出根据第四实施例的半导体器件的构造的平面图。
图26是由图25中的虚线α围绕的区域的放大图。
图27是沿图26的线A-A’截取的截面图。
图28是沿图26的线B-B’截取的截面图。
图29是沿图26的线C-C’截取的截面图。
图30是沿图26的线D-D’截取的截面图。
图31是沿图26的线E-E’截取的截面图。
图32是沿图26的线F-F’截取的截面图。
图33是沿图26的线G-G’截取的截面图。
图34是由图25中的虚线β围绕的区域的放大图。
图35是沿图34的线A-A’截取的截面图。
具体实施方式
以下将参考附图说明实施例。在所有附图中，相同部件由相同参考数字表示，并将适当省略它们的说明。
第一实施例
图1是采用根据第一实施例的半导体器件SD的电设备的原理框图。根据本实施例的半导体器件SD是用于将控制信号施加至功率控制电路OPC的器件。功率控制电路OPC控制输入至诸如电机的负载LD的功率。
在图1中所示的示例中，功率控制电路OPC包括高压侧MOS晶体管HM以及低压侧MOS晶体管LM。高压侧MOS晶体管HM以及低压侧MOS晶体管LM例如是平面型高压MOS晶体管、垂直MOS晶体管、双极晶体管或IGBT(绝缘栅双极晶体管)。此外，虽然在图1中所示的示例中高压侧MOS晶体管HM的数量是一个，但是可设置多个高压侧MOS晶体管HM。类似地，虽然在图1中所示的示例中低压侧MOS晶体管LM的数量是一个，但是可设置多个低压侧MOS晶体管LM。
半导体器件SD包括控制电路LGC(第二电路)，电平移位电路LSC，高压驱动电路HDC(第一电路)以及低压侧驱动电路LDC。控制电路LGC是逻辑电路并产生用于根据外部输入信号控制负载LD的控制信号。这种控制信号包括用于控制低压侧驱动电路LDC的信号以及用于控制高压侧驱动电路HDC的信号。电压(第一电压)从电源VT被施加至高压侧驱动电路HDC。
低压侧驱动电路LDC的电源电压大致与控制电路LGC的电源电压相同。因此，控制电路LGC在不通过电平移位电路的情况下耦合至低压侧驱动电路LDC。另一方面，高压侧驱动电路HDC的电源电压(第一电压)大于控制电路LGC的电源电压(第二电压)。因此，控制电路LGC通过电平移位电路LSC耦合至高压侧驱动电路HDC。电平移位电路LSC包括下文说明的晶体管TR。
图2是示出根据本实施例的半导体器件SD的构造的平面图。半导体器件SD具有由保护环GDR围绕的区域内的第一电路区HSR、隔离区SPR、第二电路区LSR以及晶体管TR。
第一电路区HSR具有高压侧驱动电路HDC，且第二电路区LSR具有低压侧驱动电路LDC以及控制电路LGC。低压侧驱动电路LDC的电源电压以及控制电路LGC的电源电压(第二电压)低于第一电路区HSR的电源电压(第一电压)。
第一电路区HSR由隔离区SPR围绕。即，第一电路区HSR通过隔离区SPR与第二电路区LSR隔离。借此，具有不同电源电位的电路可形成在一个衬底SUB中。
在图2中所示的示例中，衬底SUB以及第一电路区HSR大致为矩形。第一电路区HSR布置为靠近衬底SUB的一个角。此外，没有其它的电路布置在第一电路区HSR的一个长边(图2中所示的示例中的上侧的边)以及一个短边(图2中所示的示例中的左侧的边)和最靠近这些边的衬底SUB的边之间。
晶体管TR位于隔离区SPR中，且将控制电路LGC耦合至高压侧驱动电路HDC。更具体地，控制电路LGC耦合至晶体管TR的栅电极GE(下文说明)，且高压侧驱动电路HDC耦合至晶体管TR的漏极DR(下文说明)。
假设晶体管TR的漏极和源极的导电类型是第一导电类型(例如n型)。此外，衬底SUB中的位于隔离区SPR中的部分以及位于第一电路区HSR和第二电路区LSR中的部分也都具有第一导电类型。
隔离区SPR具有元件隔离膜EI以及场板FP1(第一场板)。
元件隔离膜EI围绕第一电路区HSR。例如利用LOCOS氧化方法形成元件隔离膜EI。但是，可采用STI方法形成元件隔离膜EI。
场板FP1在平面图中与元件隔离膜EI重叠，且沿第一电路区HSR的边缘以重复折叠的方式设置。在图2中所示的示例中，场板FP1几乎为等间隔。场板FP1除折叠点附近之外围绕第一电路区HSR。场板FP1是电阻场板电极。场板FP1从隔离区SPR的宽度方向X上的中心电耦合至位于第一电路区HSR侧的部分处的晶体管TR的漏电极DRE1，且接地电位或控制电路LGC(第二电路)的电源电位从中心被施加至位于第二电路区LSR侧的部分处的场板FP1。但是，场板FP1可电耦合至第一电路区HSR中不同于漏电极DRE1的电极。在这种情况下，耦合至场板FP1的电极的电压低于接地电位以及控制电路LGC的电源电位。在以下说明中，接地电位被施加至场板FP1。
场板FP1优选在最内侧周边(第一电路区HSR侧)耦合至晶体管TR的漏电极DRE1。此外，接地电位优选在最外侧周边(第二电路区LSR侧)被施加至场板FP1。这能使在场板FP1的延伸方向上在大部分场板FP1中存在电位梯度，且因此通过场板FP1增强电场聚集的抑制。
晶体管TR设置在第一电路区HSR的长边和第二电路区LSR之间。此外，晶体管TR由第二导电类型区IDF围绕。第二导电类型区IDF是通过将第二导电类型(例如p型)的杂质引入衬底SUB形成，并将晶体管TR与其它区域隔离的区域。此外，第二导电类型区IDF设置在隔离区SPR的最外周边处以便围绕场板FP1。元件隔离膜EI形成在大部分第二导电类型区IDF上方。
图3是由图2中的虚线α围绕的区域的放大图，且为用于说明晶体管TR的构造及其周围的平面图。图4是沿图3的线A-A’截取的截面图。在图3中，出于说明方便，省略元件隔离膜EI。
在本示例中，通过在第二导电类型(例如p型)的基础衬底BSE(例如硅衬底)上方外延生长第一导电类型(例如n-型)的半导体层EPI(例如硅层)而形成衬底SUB。此外，第一导电类型(例如n型)的掩埋扩散层BDF形成在衬底SUB的第一电路区HSR中。掩埋扩散层BDF在衬底SUB的厚度方向上从衬底BSE的顶部设置至半导体层EPI的底部。
如上所述，晶体管TR由第二导电类型区IDF围绕。如图4中所示，第二导电类型区IDF在深度方向上贯穿半导体层EPI形成。因此，第二导电类型区IDF的下端耦合至衬底BSE。
此外，如图4中所示，第一导电类型的源极SO、栅电极GE、以及第一导电类型的漏极DR布置在与第一电路区HSR的边缘相交的方向上(例如正交方向)。更具体地，从第一电路区HSR朝向第二电路区LSR，依次布置漏极DR、栅电极GE以及源极SO。
在图4中所示的示例中，晶体管TR是漏极偏移型晶体管，且利用半导体层EPI形成。
更具体地，元件隔离膜EI形成在漏极DR和栅电极GE之间。栅电极GE的一部分位于元件隔离膜EI上方。源极SO形成在第二导电类型区IDF的位于隔离区SPR的外周处的部分中。此外，半导体层EPI的位于元件隔离膜EI下的部分(即平面图中位于漏极DR和栅电极GE之间的部分)是第一导电类型(例如n-型)的漂移区LDR。
此外，场板FP1形成在栅电极GE和漏极DR之间的元件隔离膜EI上方。此外，元件隔离膜EI的漏极DR侧的边缘由场板电极FPE1覆盖。在相同的工艺中形成栅电极GE、场板FP1以及场板电极FPE1。因此，这些由相同材料(例如多晶硅)形成。但是，栅电极GE、场板FP1以及场板电极FPE1的至少一个可通过彼此不同的工艺形成。
如图3和4中所示，漏电极DRE1、源电极SOE以及栅极板电极GP形成在衬底SUB上方。至少一个中间层绝缘体形成在这些电极和衬底SUB之间。在图4中所示的示例中，中间层绝缘体INSL1形成在这些电极和衬底SUB之间。此外，中间层绝缘体INSL2形成在中间层绝缘体INSL1上方。此外，上述电极由中间层绝缘体INSL2覆盖。此外，密封树脂SR设置在中间层绝缘体INSL2上方。密封树脂SR是用于密封半导体器件SD的树脂(例如聚酰亚胺)。上述电极由诸如Al的金属形成并在相同的工艺中形成。
漏电极DRE1通过接触DCNT耦合至漏极DR，通过接触FCNT1耦合至场板电极FPE1，以及通过接触FECNT1耦合至场板FP1。在图4中所示的示例中，接触FECNT1耦合至场板FP1的最内侧周边(第一电路区HSR侧)。
栅极板电极GP通过接触GCNT耦合至栅电极GE。源电极SOE通过接触SCNT耦合至源极SO。此外，源电极SOE通过接触CNT2耦合至形成在第二导电类型区IDF中的第二导电类型的高密度层HDF1。因此，源电位(例如接地电位)被施加至第二导电类型区IDF。
此外，电极EL1形成在与漏电极DRE1相同的层中。电极EL1通过接触CNT1耦合至位于第一电路区HSR中的第一导电类型的高密度层HDF2。因此，第一电路区HSR的电源电位通过电极EL1被施加至位于第一电路区HSR中的第一导电类型层LDF(半导体层EPI)。
图5是沿图3的线B-B’截取的截面图。如图5和3中所示，场板电极FPE2、FPE3以及场板电极FPE1形成在其中晶体管TR没有形成在隔离区SPR中的区域中。场板电极FPE2、FPE3具有与图4中所示的场板电极FPE1相同的构造。即，场板电极FPE2覆盖元件隔离膜EI的第一电路区HSR侧的边缘，且场板电极FPE3覆盖元件隔离膜EI的第二电路区LSR侧的边缘。
场板电极FPE2通过接触FCNT2耦合至电极EL2，且场板电极FPE3通过接触FCNT3耦合至电极SBP1。电极EL2、SBP1位于与图4中所示的漏电极DRE1相同的层中，且在与漏电极DRE1等相同的工艺中形成。
接地电位被施加至源电极SOE(图4中)以及电极SBP1(图5中)。此外，如图5中所示，电极SBP1通过接触CNT5耦合至场板FP1。在图5中所示的示例中，接触CNT5耦合至场板FP1的第二电路区LSR侧的最外侧周边。
此外，如图5中所示，电极EL2通过接触CNT4耦合至第一导电类型的高密度层HDF3，且电极SBP1通过接触CNT3耦合至第二导电类型的高密度层HDF1。高密度层HDF3设置在位于第一电路区HSR中的第一导电类型层LDF的表面上。
图6是沿图3的线C-C’截取的截面图。如图6中所示，导电膜CF通过中间层绝缘体INSL1设置在场板FP1上方。此外，如图6和3中所示，在第二导电类型区IDF的从第一电路区HSR侧朝向第二电路区LSR侧延伸的部分与元件隔离膜在平面图中彼此重叠的区域(以下称为“延伸区”)中，在平面图中，从第一电路区HSR侧朝向第二电路区LSR侧交替设置场板FP1和导电膜CF。在图6和3中所示的示例中，在延伸区中，场板FP1和导电膜CF覆盖第二导电类型区IDF，而在平面图中没有间隔。
导电膜CF通过嵌入在中间层绝缘体INSL1中的接触CCNT(通孔)耦合至场板FP1。在图6中所示的示例中，导电膜CF电耦合至平面图中与导电膜CF相邻的场板FP1。
在这种结构中，将场板FP1的电位设置至导电膜CF。如上所述，在本示例中，漏电极DRE1的电压被施加至第一电路区HSR侧的最内侧场板FP1。此外，接地电位被施加至第二电路区LSR侧的最外侧场板FP1。此外，场板FP1是电阻场板。因此，场板FP1的电位从第一电路区HSR(高电位侧)朝向第二电路区LSR(低电位侧)降低。因此，在最内侧场板FP1和最外侧场板FP1之间，导电膜CF的电位等于或高于接地电位并等于或低于漏电极DRE1的电压。此外，导电膜CF的电位从第一电路区HSR(高电位侧)朝向第二电路区LSR(低电位侧)降低。
在图6中所示的示例中，导电膜CF电耦合至在平面图中在第二电路区LSR侧与导电膜CF相邻的场板FP1。在这种情况下，导电膜CF的电位等于在平面图中在第二电路区LSR侧与导电膜CF相邻的场板FP1的电位。导电膜CF可电耦合至在平面图中位于比在第二电路区LSR侧与导电膜CF相邻的场板FP1更远的第二电路区LSR侧的场板FP1。在这种情况下，导电膜CF的电位低于在平面图中在第二电路区LSR侧与导电膜CF相邻的场板FP1的电位。此外，某些导电膜CF电耦合至平面图中在第一电路区HSR侧与导电膜CF相邻的场板FP1。
在图3中所示的示例中，导电膜CF的平面形状包括沿场板FP1延伸的第一区以及从第一区的一部分(例如第一区的一端)在与场板FP1相交的方向上延伸的第二区。更具体地，导电膜CF的平面形状是类似于字母L的形状。在第一区中，导电膜CF在平面图中与第二导电类型区IDF重叠。在第二区中，导电膜CF耦合至接触CCNT。
此外，在图6和3中所示的示例中，导电膜CF的第二区在从第一电路区HSR朝向第二电路区LSR的方向上从第一区突出。此外，第二区以交错构造布置在隔着第二导电类型区IDF的相对的区域之间。即，导电膜CF的接触CCNT以交错构造布置在隔着第二导电类型区IDF的相对的区域之间。这使接触CCNT能以有效方式布置。
导电膜CF形成在与图4中所示的漏电极DRE1等相同的层(中间层绝缘体INSL2)中。此外，如图6中所示，电极EL3设置在与导电膜CF相同的层中。电极EL3通过接触CNT6耦合至第二导电类型的高密度层HDF1。导电膜CF和电极EL3由诸如Al的金属形成，且在与图4中所示的漏电极DRE1等相同的工艺中形成。
图7是沿图3的线D-D’截取的截面图。在图7中所示的示例中，导电膜CF的第一区从晶体管TR的内侧(漂移区LDR侧)朝向晶体管TR的外侧(第一导电类型层LDF侧)沿第一电路区HSR的边缘延伸(参见图3)。此外，在图7中所示的示例中，导电膜CF在第二导电类型区IDF的宽度方向上覆盖整个第二导电类型区IDF。
图8是沿图3的线E-E’截取的截面图。在图8中所示的示例中，导电膜CF的第二区通过晶体管TR的外侧(第一导电类型层LDF侧)的接触CCNT电耦合至场板FP1。虽然没有限制，但是第二导电类型区IDF和接触CCNT之间的距离D例如可小于第二导电类型区IDF的宽度W的十倍。在距离D太大的情况下，导电膜CF和场板FP1之间的电压降大。另一方面，在距离D小于宽度W的十倍的情况下，电压降可能小。
图9是沿图3的线F-F’截取的截面图。在图9中所示的示例中，导电膜CF的第一区从晶体管TR的内侧(漂移区LDR侧)朝向晶体管TR的外侧(第一导电类型层LDF侧)沿第一电路区HSR的边缘延伸(参见图3)。此外，在图9中所示的示例中，与图7中所示的示例相同，导电膜CF在第二导电类型区IDF的宽度方向上覆盖整个第二导电类型区IDF。
以下将说明本实施例的操作和效果。在本实施例中，导电膜CF的电位等于或低于平面图中与在第二电路区LSR侧与导电膜CF相邻的场板FP1的电位。延伸区中的两个相邻场板FP1之间的元件隔离膜EI的表面的电位是处于两个场板FP1的电位之间的值。因此，导电膜CF的电位低于元件隔离膜EI的表面的电位。即，在覆盖有导电膜CF的区域中，正电压没有被施加至元件隔离膜EI。
这种结构防止延伸区及其周边的寄生晶体管的操作。更具体地，在延伸区中，第二导电类型区IDF夹在第一导电类型层LDF以及第一导电类型的漂移区LDR之间。此外，第二导电类型区IDF覆盖有元件隔离膜EI。因此，第二导电类型区IDF、第一导电类型层LDF、漂移区LDR以及元件隔离膜EI会形成寄生晶体管。另一方面，在本实施例中，如上所述，正电压没有被施加至覆盖有导电膜CF的区域中的元件隔离膜EI。这防止寄生晶体管操作。因此，能防止第一导电类型层LDF(第一电路区HSR)以及漂移区LDR(晶体管TR)之间的电流泄漏通过第二导电类型区IDF。
上述效果在密封树脂SR覆盖半导体器件SD的情况下特别有效。通常，密封树脂SR包含正移动离子(例如Na+离子)。这种正移动离子容易通过加热扩散。如果在高温下，电压产生在第一电路区HSR和第二电路区LSR之间，则移动离子会移动，从而导致极化。此外，极化会产生向下的电场，这会导通寄生晶体管。在本实施例中，能有效防止寄生晶体管的操作。
图10A和10B是示出HTRB(高温反向偏置)测试的结果的曲线图。图10A示出根据本实施例的半导体器件SD的结果。图10B示出其中导电膜CF从根据本实施例的半导体器件SD移除的结构的结果。如图10A中所示，在本实施例中，即使随HTRB测试时间的增加，第二导电类型区IDF的耐压也很难在第一导电类型层LDF(第一电路区HSR)和漂移区LDR(晶体管TR)之间劣化。另一方面，如图10B中所示，在没有设置导电膜CF的情况下，第二导电类型区IDF的耐压随HTRB测试时间的增加而劣化。
图11是示出图3的变型的示意图。导电膜CF通过平面图中在多个区域中彼此隔开的接触CCNT电耦合至场板FP1。在图11中所示的示例中，导电膜CF通过平面图中隔着第二导电类型区IDF彼此相对的区域中的接触CCNT电耦合至场板FP1。此外，在图11中所示的示例中，导电膜CF的平面形状是矩形。
同样，在图11中所示的示例中，半导体器件SD可获得与本实施例相同的效果。此外，在图11中所示的示例中，导电膜CF可从多个区域获得场板FP1的电位。因此，场板FP1的电位能可靠地设置至导电膜CF。
图12是示出图3的变型的示意图。图13至15是沿图12的线A-A’至C-C’截取的截面图，并对应于本实施例的图7至9。如上所述，导电膜CF的平面形状包括沿场板FP1延伸的第一区以及在与场板FP1相交的方向上从第一区的一端延伸的第二区。在图12中所示的示例中，导电膜CF的第一区仅覆盖第二导电类型区IDF的宽度方向上的第二导电类型区IDF的一部分。
同样，在图12中所示的示例中，在第二导电类型区IDF在平面图中与导电膜CF重叠的区域中，能防止反型层形成在第二导电类型区IDF处。因此，即使反型层形成在第二导电类型区IDF没有与导电膜CF或场板FP1重叠的区域中的第二导电类型区IDF处，也能防止电流泄漏穿过第二导电类型区IDF。因此，同样在图12中所示的示例中，半导体器件SD可获得与本实施例相同的效果。
图16是示出图6的变型的示意图。在图16中所示的示例中，本实施例中彼此相邻的某些导电膜CF彼此耦合。更具体地，在图16中所示的示例中，本实施例中彼此相邻的两个导电膜CF彼此耦合。但是，彼此相邻的导电膜CF的数量不限于两个，且可以是三个或多个。
彼此相邻的导电膜CF通过接触CCNT电耦合至平面图中覆盖有导电膜CF的场板FP1。此外，导电膜CF覆盖耦合至导电膜CF的场板FP1和第一电路区HSR侧(高电位侧)的相邻的场板FP1之间的第二导电类型区IDF的至少一部分，而在第二导电类型区IDF的延伸方向上没有间隔。
在图16中所示的示例中，在场板FP1之间的区域中，正电压没有被施加至元件隔离膜EI。因此，在图16中所示的示例中，同样地，半导体器件SD可获得与第一实施例相同的效果。
第二实施例
图17是示出根据第二实施例的半导体器件SD的构造的平面图，并对应于第一实施例的图2。根据本实施例的半导体器件SD除以下的点之外具有与第一实施例相同的构造。
在本实施例中，与第一实施例相同，沿第一电路区HSR的边缘以重复方式设置场板FP1。但是，在本实施例中，相邻的场板FP1彼此电浮置。即，根据本实施例的场板FP1是浮置场板。
此外，场板FP1设置有不同电位。更具体地，与第一实施例相同，场板FP1的电位从第一电路区HSR朝向第二电路区LSR降低。
同样地，在本实施例中，在覆盖有导电膜CF的区域中，正电压没有被施加至元件隔离膜EI。因此，同样在本实施例中，半导体器件SD可获得与第一实施例相同的效果。
第三实施例
图18是示出根据第三实施例的半导体器件SD的构造的平面图的部分放大图，且对应于第一实施例的图3。图19至24是沿图18的线A-A’至F-F’截取的截面图，且对应于第一实施例的图4至9。根据本实施例的半导体器件SD除以下的点之外具有与第一实施例相同的构造。
在本实施例中，半绝缘膜SIL覆盖隔离区SPR。更具体地，半绝缘膜SIL可覆盖隔离区SPR的整个表面。半绝缘膜SIL设置在中间层绝缘体INSL1上方且由中间层绝缘体INSL2覆盖。例如，富含硅的氧化硅膜可作为半绝缘膜SIL。
半绝缘膜SIL覆盖导电膜CF，源电极SOE，栅极板电极GP，漏电极DRE1，电极SBP1，电极EL2以及电极EL3。即，这些电极电耦合至半绝缘膜SIL。
在本实施例中，没有设置第一实施例中的接触CCNT。因此，导电膜CF和场板FP1没有通过接触CCNT电耦合在一起。此外，导电膜CF彼此间隔开。
在本实施例中，延伸区中相邻的导电膜CF通过半绝缘膜SIL电耦合在一起。此外，如图18和21中所示，从第一电路区HSR朝向第二电路区LSR，依次布置漏电极DRE1、导电膜CF以及电极EL3。因此，漏电极DRE1的电位和电极EL3的电位之间的导电膜CF的电位从第一电路区HSR朝向第二电路区LSR降低。
此外，与第一实施例相同，通过适当选择导电膜CF之间的间隔或半绝缘膜SIL的电阻值，导电膜CF的电位可等于或低于平面图中在第二电路区LSR侧与导电膜CF相邻的场板FP1的电位。
同样在本实施例中，半导体器件SD可获得与第一实施例相同的效果。此外，在本实施例中，无需通过接触CCNT将导电膜CF和场板FP1耦合在一起。因此，场板FP1的宽度可小于接触CCNT。这可增大场板FP1的总长度，且因此可增大场板FP1的电阻。因此，能抑制从第一电路区HSR流至第二电路区LSR的泄漏电流。
第四实施例
图25是示出根据第四实施例的半导体器件SD的构造的平面图，且对应于第一实施例的图2。图26是由图25中的虚线α围绕的区域的放大图，且对应于第一实施例的图3。图27至32是沿图26的线A-A’至F-F’截取的截面图，且对应于第一实施例的图4至9。图33是沿图26的线G-G’截取的截面图。图34是由图25中的虚线β围绕的区域的放大图。图35是沿图34的线A-A’截取的截面图。根据本实施例的半导体器件SD除以下的点外具有与第一实施例相同的构造。
在本实施例中，隔离区SPR包括场板FP2。场板FP2经由中间层绝缘体INSL1位于场板F2上方，且在平面图中与元件隔离膜EI重叠。此外，与根据第一实施例的场板FP1相同，如图34中所示，沿第一电路区HSR的边缘以重复重叠或螺旋方式设置场板FP2。即，场板FP2是电阻场板。
与根据第一实施例的场板FP1相同，场板FP2从在隔离区SPR的宽度方向上的中心电耦合至位于第一电路区HSR侧的部分处的晶体管TR的漏电极DRE1。此外，接地电位或控制电路LGC(第二电路)的电源电位从中心被施加至位于第二电路区LSR侧的部分处的场板FP2。在本示例中，场板FP2在最内侧周边电耦合至晶体管TR的漏电极DRE1。此外，场板FP2在最外侧周边处耦合至接地电位或第二电路区LSR。但是，场板FP2可电耦合至不同于第一电路区HSR中的漏电极DRE1的电极。在这种情况下，耦合至场板FP2的电极的电压低于接地电位以及控制电路LGC的电源电位。
在平面图中，在从第一电路区HSR侧朝向第二电路区LSR侧的区域中交替设置场板FP1和FP2。因此，场板FP2作为第一实施例中的导电膜CF。即，在本实施例中，导电膜CF是场板FP2的一部分。
如图33中所示，场板FP2通过接触FECNT3、漏电极DRE2以及接触FECNT2电耦合至漏电极DRE1。在图33中所示的示例中，漏电极DRE1由中间层绝缘体INSL2覆盖。此外，中间层绝缘体INSL3设置在中间层绝缘体INSL2上方。漏电极DRE2由中间层绝缘体INSL3覆盖。此外，漏电极DRE2通过嵌入在中间层绝缘体INSL2中的接触FECNT2耦合至漏电极DRE1。此外，漏电极DRE2通过嵌入在中间层绝缘体INSL2中的接触FECNT3耦合至场板FP2。因此，场板FP2电耦合至漏电极DRE1。
此外，如图35中所示，场板FP2通过接触CNT7，电极SBP2，接触CNT8，电极SBP3以及接触CNT9耦合至设置在第二导电类型区IDF中的第二导电类型的高密度层HDF1。电极SBP2由中间层绝缘体INSL3覆盖。电极SBP3由中间层绝缘体INSL3下的中间层绝缘体INSL2覆盖。此外，电极SBP2通过嵌入在中间层绝缘体INSL2中的接触CNT7耦合至场板FP2。此外，电极SBP2通过嵌入在中间层绝缘体INSL2中的接触CNT8耦合至电极SBP3。此外，电极SBP3通过嵌入在中间层绝缘体INSL1中的接触CNT9耦合至高密度层HDF1。因此，场板FP2耦合至接地电位。
场板FP2是电阻场板，且具有与根据第一实施例的场板FP1相同的构造。因此，与根据第一实施例的场板FP1相同，场板FP2的电位从第一电路区HSR朝向第二电路区LSR降低。
此外，通过适当设定场板FP2的电阻值，场板FP2(导电膜CF)的电位可等于或低于平面图中在第二电路区LSR侧与导电膜CF相邻的场板FP1的电位。因此，同样在本实施例中，半导体器件SD可获得与第一实施例相同的效果。
虽然已经根据所述实施例具体说明了本发明人提出的上述发明，但是本发明不限于此。毋容质疑的是在不脱离本发明精神和范围的情况下可对其进行各种改变和变型。

Claims (9)

1.一种半导体器件，包括：
衬底；
第一电路区，所述第一电路区形成在所述衬底中，并且在所述第一电路区中形成有电源电位为第一电压的第一电路；
隔离区，所述隔离区围绕所述第一电路区；
第二电路区，所述第二电路区形成在所述衬底中并且在平面图中位于所述隔离区外部，并且在所述第二电路区中形成有电源电位为第二电压的第二电路，所述第二电压低于所述第一电压；以及
晶体管，所述晶体管位于所述隔离区中并且将所述第二电路耦合至所述第一电路，并且所述晶体管的源极和漏极是第一导电类型的，
所述隔离区包括：
元件隔离膜，所述元件隔离膜形成在所述衬底中；
第一场板，所述第一场板在平面图中与所述元件隔离膜重叠，并以重复方式沿所述第一电路区的边缘来设置；
多个导电膜，所述多个导电膜设置在所述第一场板上方；
第二导电类型区，所述第二导电类型区设置在所述衬底中，在平面图中与所述元件隔离膜重叠，并且位于所述晶体管周围；以及
第一导电类型区，所述第一导电类型区隔着所述第二导电类型区与所述晶体管的源极或漏极相对地定位，
其中在所述第二导电类型区的从第一电路区侧朝向第二电路区侧延伸的部分与形成在所述衬底中的所述元件隔离膜在平面中彼此重叠的区域中，在平面图中从所述第一电路区侧朝向所述第二电路区侧交替设置所述第一场板和所述导电膜，
其中所述第一场板的电位和所述导电膜的电位从所述第一电路区朝向所述第二电路区降低，并且
其中所述导电膜中的至少一个具有比在平面图中在所述第二电路区侧与所述导电膜相邻的所述第一场板的电位低的电位，并且覆盖所述第二导电类型区的至少一部分，而在所述第二导电类型区的延伸方向上没有间隔。
2.根据权利要求1所述的半导体器件，
其中所述晶体管的漏电极的电压或所述第一电路区中的另一电极的电压被施加至所述第一电路区侧的所述第一场板，
其中接地电位或所述第二电压被施加至所述第二电路区侧的所述第一场板，并且
其中在被施加了所述漏电极的电压的所述第一场板和被施加了所述接地电位或所述第二电压的所述第一场板之间，所述第一场板的电位和所述导电膜的电位等于或高于所述接地电位或所述第二电压，并且等于或低于所述漏电极的电压。
3.根据权利要求1所述的半导体器件，
其中所述导电膜通过通孔电耦合至在平面图中在所述第一电路区侧与所述导电膜相邻的所述第一场板和在平面图中在所述第二电路区侧与所述导电膜相邻的所述第一场板中的任一个。
4.根据权利要求3的半导体器件，
其中所述导电膜通过所述通孔电耦合至在平面图中在所述第二电路区侧与所述导电膜相邻的所述第一场板。
5.根据权利要求1所述的半导体器件，
其中彼此相邻的至少两个所述导电膜彼此耦合，通过通孔电耦合至在平面图中与所述导电膜重叠的所述第一场板，并且覆盖耦合至所述导电膜的所述第一场板和所述第一电路区侧的相邻的所述第一场板之间的所述第二导电类型区的至少一部分，而在所述第二导电类型区的延伸方向上没有间隔。
6.根据权利要求1所述的半导体器件，
其中所述第一场板以重复折叠或螺旋方式沿所述第一电路区的边缘设置，在最内侧周边处电耦合至所述晶体管的漏电极或所述第一电路区中的另一电极，并且在最外侧周边处耦合至接地电位或所述第二电路。
7.根据权利要求1所述的半导体器件，
其中相邻的第一场板彼此电浮置。
8.根据权利要求1所述的半导体器件，
其中所述导电膜彼此间隔开，并且由半绝缘膜覆盖。
9.根据权利要求1所述的半导体器件，
其中所述导电膜是位于所述第一场板上方的第二场板的一部分，并且
其中所述第二场板在平面图中与所述元件隔离膜重叠，以重复折叠或螺旋方式沿所述第一电路区的边缘设置，在最内侧周边处电耦合至所述晶体管的漏电极或所述第一电路区中的另一电极，并且在最外侧周边处耦合至接地电位或所述第二电路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110828418A (zh) * 2018-08-09 2020-02-21 富士电机株式会社 模拟元件以及检查电阻元件不良的方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10205024B2 (en) * 2016-02-05 2019-02-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having field plate and associated fabricating method
DE102017109264B3 (de) * 2017-04-28 2018-08-23 Infineon Technologies Ag Leistungshalbleiterbauelemente und ein Verfahren zum Bilden eines Leistungshalbleiterbauelements
KR102227666B1 (ko) * 2017-05-31 2021-03-12 주식회사 키 파운드리 고전압 반도체 소자
DE102017130223B4 (de) 2017-12-15 2020-06-04 Infineon Technologies Ag Halbleitervorrichtung mit elektrisch parallel geschalteten planaren Feldeffekttransistorzellen und zugehöriger DC-DC-Wandler
JP7300968B2 (ja) 2019-11-14 2023-06-30 三菱電機株式会社 半導体装置
JP7407590B2 (ja) * 2019-12-25 2024-01-04 三菱電機株式会社 半導体装置および集積回路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1649168A (zh) * 2004-01-26 2005-08-03 三菱电机株式会社 半导体器件
CN101887884A (zh) * 2009-05-12 2010-11-17 三菱电机株式会社 半导体装置
CN103208523A (zh) * 2011-08-01 2013-07-17 成都芯源系统有限公司 高压器件及其制造方法
CN103633083A (zh) * 2012-08-15 2014-03-12 上海华虹宏力半导体制造有限公司 形成超高耐压电阻的版图结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3117023B2 (ja) 1991-05-07 2000-12-11 富士電機株式会社 プレーナ型半導体装置及びその製造方法
JP3591301B2 (ja) * 1998-05-07 2004-11-17 富士電機デバイステクノロジー株式会社 半導体装置
US6617652B2 (en) * 2001-03-22 2003-09-09 Matsushita Electric Industrial Co., Ltd. High breakdown voltage semiconductor device
KR100552812B1 (ko) * 2003-12-31 2006-02-22 동부아남반도체 주식회사 반도체 소자의 구리 배선 형성 방법
JP4667756B2 (ja) * 2004-03-03 2011-04-13 三菱電機株式会社 半導体装置
JP5312889B2 (ja) * 2008-09-29 2013-10-09 ローム株式会社 半導体装置
JP5594515B2 (ja) * 2010-03-26 2014-09-24 日本電気株式会社 半導体装置、電子装置、半導体装置の製造方法、および半導体装置の動作方法
EP2779225B1 (en) 2011-11-11 2018-04-25 Fuji Electric Co., Ltd. Semiconductor device
EP2782130B1 (en) * 2011-11-14 2020-01-08 Fuji Electric Co., Ltd. High-voltage-resistance semiconductor device
JP5863574B2 (ja) * 2012-06-20 2016-02-16 株式会社東芝 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1649168A (zh) * 2004-01-26 2005-08-03 三菱电机株式会社 半导体器件
CN101887884A (zh) * 2009-05-12 2010-11-17 三菱电机株式会社 半导体装置
CN103208523A (zh) * 2011-08-01 2013-07-17 成都芯源系统有限公司 高压器件及其制造方法
CN103633083A (zh) * 2012-08-15 2014-03-12 上海华虹宏力半导体制造有限公司 形成超高耐压电阻的版图结构

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
MANABU YOSHINO ET AL: "1200V HVIC Technology for Power Inverter System", 《MITSUBISHI ELECTRIC ADVANCE》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110828418A (zh) * 2018-08-09 2020-02-21 富士电机株式会社 模拟元件以及检查电阻元件不良的方法

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