TWI500147B - 橫向擴散金氧半導體元件 - Google Patents

Description

橫向擴散金氧半導體元件

本發明係關於一種橫向擴散金氧半導體高壓元件，尤指一種具有低導通電阻(On-state resistance，Ron)的橫向擴散金氧半導體高壓元件。

隨著半導體積體電路製造技術的發展，對於形成於單一晶片上的控制電路、記憶體、低壓操作電路以及高壓操作電路等元件的需求也隨之增加，其中習知技術更常利用絕緣閘極雙載子電晶體(insulated gate bipolar transistor，IGBT)與雙擴散金氧半導體(double-diffused metal oxide semiconductor，DMOS)電晶體元件作為單一晶片內的高壓元件。

雙擴散金氧半導體元件可概分為橫向擴散金氧半導體元件(lateral DMOS，以下簡稱為LDMOS)與垂直擴散金氧半導體元件(vertical DMOS，VDMOS)，其中LDMOS因與標準互補型金氧半導體(CMOS)元件製程具有較佳的整合性，且具有較佳的切換效率(power switching efficiency)，又更常為業界所採用。請參閱第1圖與第2圖，第1圖為一習知LDMOS元件之佈局圖案示意圖；而第2圖為第1圖中沿切線A-A’之剖面示意圖。如第1圖與第2圖所示，習知LDMOS元件100係為一設置於一基底102中一N型井104上的對稱結構，其具有一「ㄇ」字型閘極110、一源極120與一共用汲極(common drain) 130。源極120包含一具有高摻雜濃度的P型摻雜區122與一設置於P型摻雜區122中、且具有高摻雜濃度的N型摻雜基體(body)區124。共用汲極130係設置於LDMOS元件100此一對稱結構的中間位置，其包含一具有高摻雜濃度的P型摻雜區132。閘極110係設置於一閘極介電層112上，且延伸至一藉由局部矽氧化(local oxidation of silicon，LOCOS)方法所形成的場氧化(field oxide)層114上；而在場氧化層114下方，則另設置有一高摻雜濃度的P型摻雜區116。此外習知LDMOS元件100的元件間距(cell pitch)即切線A-A’所標示出之長度。

請參閱第3圖，第3圖係為一習知源極佈局圖案之部分示意圖。習知源極120a包含一具有高摻雜濃度的P型摻雜區122a與一設置於P型摻雜區122a間、且具有高摻雜濃度的N型摻雜基體(body)區124a。如第3圖所示，N型摻雜基體區124a係為一設置於P型摻雜區122a內的長條狀區域，換句話說N型摻雜基體區124a僅有兩側與P型摻雜區122a接觸。更重要的是，習知技術中常以毗連接觸結構(butting contact) 140電性連接不同電性的P型摻雜區122a與N型摻雜基體區124a至相同電位，因此在電路佈局的設計上，需考慮到長條狀N型摻雜基體區124a本身的寬度a、長條狀N型摻雜基體區124a與毗連接觸結構140之間的間距b、以及毗連接觸結構140與閘極110之間距c。而任兩條平行的閘極部分之間的距離d即為長條狀N型摻雜基體區124a本身的寬度a、長條狀N型摻雜基體區124a兩側與毗連接觸結構140之間的間距2b、以及毗連接觸結構140兩側與閘極110之間距2c之和。如第3圖所示，由於寬度a、間距2b與間距2c為並列的範圍，在上述寬度或間距有各自製程容許度(process window)範圍限制的前提下，係導致此種佈局圖案之閘極110之間的距離d無法有效縮減。舉例來說，在現今製程容許度下長條狀N型摻雜基體區124a本身的寬度a為0.6微米(micrometer，μm)、長條狀N型摻雜基體區124a與毗連接觸結構140之間的間距b為0.5μm、而毗連接觸結構140與閘極110之間距c為0.3μm，因此任兩條平行的閘極之間的距離d不得小於2.2μm。

如前所述，由於LDMOS元件100係為一高壓元件，其操作電壓範圍在20至300伏特之間，因此業界常要求LDMOS元件100需具備高崩潰電壓(breakdown voltage)與低導通電阻(Ron)等的高壓耐受特性，使LDMOS元件100在高壓環境下仍可正常運作。舉例來說，習知操作電壓為40伏特的LDMOS元件100之元件間距為11微米(micrometer，μm)，崩潰電壓為49.5伏特，而導通電阻為270 mΩ/mm² 。為維持LDMOS元件100高崩潰電壓特性的要求，以及上述電路佈局本身因製程容許度的限制，導致水平設置於基底表面上的LDMOS元件100無法隨著單一晶片系統尺寸的縮小趨勢縮減其元件間距，此一限制不僅不利於導通電阻的降低，同時也無法提升LDMOS元件100的應用性。

因此，本發明於此係提供一種可縮減元件間距，並可在不影響崩潰電壓的前提下降低導通電阻的LDMOS元件。

根據本發明所提供之申請專利範圍，係提供一種LDMOS元件，該LDMOS元件包含有一具有至少一場氧化層之半導體基底、一設置於該半導體基底上且具有一操場跑道佈局形狀之閘極、一設置於該閘極外側之該半導體基底內之汲極、以及一設置於該閘極內側之該半導體基底內之共用源極。該閘極係覆蓋部分該場氧化層，而該共用源極包含一第一摻雜區與複數個島狀第二摻雜區，且該第一摻雜區與該島狀第二摻雜區分別具有一第一導電型與一第二導電型。

根據本發明所提供之申請專利範圍，另提供一LDMOS元件，該LDMOS元件包含有一具有至少一場氧化層之基底、一設置於該基底上且具有一操場跑道佈局形狀之閘極、一設置於該閘極內側之共用源極、以及一設置於該閘極外側且環繞該閘極之汲極。該閘極係覆蓋部分該場氧化層，該基底內形成有一具有一第一導電型之深井區；而該汲極更包含一設置於該深井區內之第一摻雜區，該第一摻雜區具有一第二導電型，且該第一摻雜區與該場氧化層部分重疊而具有一重疊範圍。

根據本發明所提供之LDMOS電晶體元件，係利用共用源極的最佳化佈局圖案設計縮減元件間距，以及利用設置於閘極周邊的汲極所包含的摻雜區大幅降低導通電阻，且可同時提升崩潰電壓。

請參閱第4圖至第6圖，第4圖為本發明所提供之LDMOS元件之較佳實施例之佈局圖案示意圖、第5圖則為第4圖中沿B-B’切線所繪示之剖面圖、而第6圖則為本較佳實施例之一變化型之佈局圖案示意圖。如第4圖與第5圖所示，本較佳實施例所提供之LDMOS元件200包含一半導體基底202，半導體基底202為一第一導電型半導體基底，而其內設置有一第二導電型深井區204。以下在本較佳實施例中係以第一導電型為P型；第二導電型為N型為例示說明。但熟習該項技藝之人士應知第一導電型亦可為N型，而第二導電型可為P型，而不限於此。本較佳實施例所提供之LDMOS元件200係為一P型LDMOS元件，其設置於P型半導體基底202上，且設置於第二導電型深井區204上。

請參閱第4圖，本較佳實施例所提供之LDMOS元件200包含一設置於主動區域上的閘極210，且閘極210係具有一操場跑道(racetrack)型的佈局形狀。如第4圖所示，閘極210係由一對互相平行的直線部分(liner portion)210a與一對分別設置於閘極直線部分210a兩端的曲線端部分(curved end portion)210b所構成。另外，本較佳實施例所提供之閘極亦可具有如第6圖所示之變化型佈局圖案。如第6圖所示，閘極250具有一矩形且為中空的佈局圖案，詳細地說，閘極250外圍周邊(outer perimeter)為一矩形外圍250d；閘極250內緣周邊(inner perimeter)則為由一對互相平行的直線內緣250a與一對分別設置於閘極直線內緣250a兩端的曲線內緣250b所構成之操場跑道型圖案。

請再參閱第4圖與第6圖。LDMOS元件200更具有一源極220與一汲極230，與習知具有共用汲極(common drain)的高壓元件不同的是，本較佳實施例之LDMOS元件200係採用共用源極(common source)之設計。另外，為避免曲線端部分210b/250b發生電場集中而降低崩潰電壓等狀況，本較佳實施例更包含一對具有第二導電型的摻雜區210c/250c，位於共用源極220兩端的半導體基底202中，設置範圍係對 應且部分重疊於閘極210的曲線端部分210b/250b與共用源極220。摻雜區210c/250c之設置係可避免曲線端部分210b/250b產生通道，進而可避免電場的產生。

如第4圖所示，本較佳實施例所提供之閘極210係為具有操場跑道行佈局圖案之封閉圖案，而共用源極220係設置於具有操場跑道行佈局圖案之閘極210內部的半導體基底202中。換句話說，在電路佈局的設計上，共用源極220係由閘極210所包圍環繞。共用源極220包含一具有高摻雜濃度的第一摻雜區222與複數個具有高摻雜濃度的島狀(islanding)第二摻雜區224，其中第一摻雜區222具有第一導電型；而島狀第二摻雜區224則具有第二導電型。島狀第二摻雜區224係平行於閘極210的直線部分210a而排列設置，且島狀第二摻雜區224的四周皆與第一摻雜區222接觸，換句話說各第一摻雜區222係隔離各島狀第二摻雜區224。島狀第二摻雜區224且係用以作為LDMOS元件200中提供接地(grounding)之基體(body)。如第4圖所示，島狀第二摻雜區224上設置有複數個基體接觸插塞(contact plug)224a；而島狀第二摻雜區224平行於閘極210的直線部分210a兩側的第一摻雜區222上亦設置有複數個源極接觸插塞222a。源極接觸插塞222a與基體接觸插塞224a分別與第一摻雜區222以及島狀第二摻雜區224電性連接，且源極接觸插塞222a與基體接觸插塞224a大小相同。在本較佳實施例中， 每一島狀第二摻雜區224內的基體接觸插塞224a數目較佳為二個，且平行於閘極210的直線部分210a而排列設置；而島狀第二導電型摻雜區224任一側的第一摻雜區222內的源極接觸插塞222a數目則比基體接觸插塞224a多，例如為四個，且呈一陣列設置。但熟習該技藝之人士應知上述數目僅為較佳實施例之例示，源極接觸插塞222a與基體接觸插塞224a的數目係可根據實際設計需求所調整，但仍須注意係以源極接觸插塞222a數量多於基體接觸插塞224a為原則。

另外值得注意的是，在電路佈局的設計上，需考慮到源極接觸插塞222a與基體接觸插塞224a本身的寬度a’、島狀第二摻雜區224與基體接觸插塞224a之間的間距b’、島狀第二摻雜區224與閘極210之間的間距c’。如第4圖所示，閘極210兩條平行的直線部分210a之間的距離d’為源極接觸插塞222a與基體接觸插塞224a的寬度a’、島狀第二摻雜區224兩側與基體接觸插塞224a之間的間距2b’以及島狀第二摻雜區224與閘極210之間的間距2c’之和。更重要的是，根據本發明所提供之第一摻雜區222與島狀第二摻雜區224之電路佈局，源極接觸插塞222a與基體接觸插塞224a的寬度a’、島狀第二摻雜區224與基體接觸插塞224a之間的間距b’、島狀第二摻雜區224與閘極210之間的間距c’皆可再縮減。舉例來說，在最佳化以及現今製程容忍度的限制下源 極接觸插塞222a與基體接觸插塞224a的寬度a’為0.34μ m、島狀第二摻雜區224與基體接觸插塞224a之間的間距b’為0.2μ m、而島狀第二摻雜區224與閘極210之間的間距c’則為0.4μ m，故閘極210兩條平行的直線部分210a之間的距離d’約為1.54μ m。與習知技術中平行閘極部分的間距d相較，本較佳實施例係可縮減兩條平行的直線部分210a之間的距離d’達30%。簡單地說，藉由共同源極220中島狀第二摻雜區224之設置及其佈局設計，本較佳實施例所提供之LDMOS元件200可有效縮減閘極210a之間的距離d’，故可降低導通電阻。

接下來請繼續參閱第4圖與第5圖。根據本發明之較佳實施例，LDMOS元件200之閘極210係設置於一閘極介電層212上，且延伸至一場氧化(field oxide，FOX)層214的上方，而覆蓋部分場氧化層214。場氧化層214係藉由局部矽氧化(local oxidation of silicon，LOCOS)方法形成，其具有一長度E，且場氧化層214之長度E係可根據LDMOS元件200所欲承受的高壓調整。舉例來說，當LDMOS元件200為一24伏特的高壓元件時，長度E可為0.8μm、當LDMOS元件200為一30伏特的高壓元件時，長度E可為1.2μm、當LDMOS元件200為一40伏特的高壓元件時，長度E可為1.6μm、而當LDMOS元件200為一60伏特的高壓元件時，長度E則可為4μm。

此外，LDMOS元件200之汲極230係設置於閘極210周邊的半導體基底202中，且環繞具有操場跑道佈局圖案的閘極210。由於LDMOS元件200之高壓訊號係由汲極230所通入，因此汲極230區域產生的電場將對崩潰電壓有較明顯的影響。而本較佳實施例中，係汲極230將設置於閘極210的周圍，故可獲得一較為均勻的電場，進而提升崩潰電壓。汲極230具有一環狀的第三摻雜區232，其具有該第一導電型，且本較佳實施例中係先形成第三摻雜區232後，始進行LOCOS方法形成場氧化層214。接下來，於第三摻雜區232的上方形成一環狀的漂移(drift)區234。漂移區234亦具有該第一導電型，但值得注意的是，漂移區234之摻雜濃度係低於第三摻雜區232。更重要的是，漂移區234之輪廓係如第5圖所示，係橫向延伸至場氧化層214下方且包圍場氧化層214之底部而至少與場氧化層214重疊；第三摻雜區232之輪廓係延伸至場氧化層214下方，而於水平方向與場氧化層214部分重疊並具有一重疊區域，此一重疊區域之長度為D。而在形成漂移區234之後，係如第4圖所示，於漂移區234內再形成一具有高摻雜濃度的第四摻雜區236，第四摻雜區236亦為一環狀結構，且具有該第一導電型。在本較佳實施例中第三摻雜區232、漂移區234與第四摻雜區236的摻雜濃度由高至低依序為：第四摻雜區236、第三摻雜區232、漂移區234。由於上述形成各摻雜區所使用之離子佈植 製程與驅入(drive-in)製程已為該項技藝中具通常知識者所熟知，故於此係不加以贅述。

在本較佳實施例中，汲極230的漂移區234係可與共用源極220的第一摻雜區222形成串聯，故可降低導通電阻。而第三摻雜區232如前所述，係與場氧化層214具有一重疊區域，而此重疊區域長度D係可根據LDMOS元件200所欲承受的高壓調整。若是重疊區域長度D過小，則可能發生漂移區234與第二導電型深井區204之間的完全空乏區過大，降低LDMOS元件200的崩潰電壓；若是重疊區域長度D過大，則可能在第三摻雜區232與第一摻雜區222之間發生鑿穿(punch-through)效應，降低崩潰電壓。由此可知重疊區域長度D的大小對於LDMOS元件200崩潰電壓的影響至關重要。根據本較佳實施例之教導，當LDMOS元件200為60伏特以下的高壓元件時，重疊區域長度D可以為0.2μ m；而當LDMOS元件200為60伏特以上的高壓元件時，重疊區域長度D可以為2μm。

根據本較佳實施例所提供之LDMOS電晶體200，係利用共用源極220中島狀第二摻雜區224的最佳化佈局圖案設計縮減LDMOS元件200的元件間距，故可降低導通電阻。此外，藉由設置於閘極210周邊的汲極230提供較為均勻的電場，更藉由汲極210的漂移區234降低導通電阻、利用第三摻雜區232提升崩潰電壓。因此，操作電壓為40伏特的LDMOS元件200之元件間距可降低為8.58 μm、崩潰電壓提升為52伏特，而導通電阻更是大幅降低至106 mΩ/mm² 。

綜上所述，本發明所提供之LDMOS電晶體，係利用共用源極的最佳化佈局圖案設計縮減元件間距，以及利用設置於閘極周邊的汲極所包含的漂移區與第三摻雜區降低導通電阻與提升崩潰電壓，提升5%的崩潰電壓。且與習知技術中提升崩潰電壓與降低導通電阻為不可兼得的限制不同，本發明所提供之LDMOS電晶體係於提升崩潰電壓的同時，更可大幅降低60%的導通電阻。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．LDMOS元件

102．．．基底

104．．．N型井

110．．．閘極

112．．．閘極介電層

114．．．場氧化層

116．．．P型摻雜區

120．．．源極

120a．．．共用源極

122．．．P型摻雜區

122a．．．P型摻雜區

124．．．N型摻雜基體區

124a．．．N型摻雜基體區

130．．．共用汲極

132．．．P型摻雜區

140．．．毗連接觸結構

a．．．長條狀N型摻雜基體區寬度

b．．．長條狀N型摻雜基體區與毗連接觸結構之間距

c．．．毗連接觸結構與閘極之間距

d．．．平行閘極之間距

200．．．LDMOS元件

202．．．半導體基底

204．．．第二導電型深井區

210．．．閘極

210a．．．閘極直線部分

210b．．．閘極曲線端部分

210c．．．摻雜區

212．．．閘極介電層

214．．．場氧化層

220．．．共用源極

222．．．第一摻雜區

224．．．島狀第二摻雜區

222a．．．源極接觸插塞

224a．．．基體接觸插塞

230．．．汲極

232．．．第三摻雜區

234‧‧‧漂移區

236‧‧‧第四摻雜區

250‧‧‧閘極

250a‧‧‧直線內緣

250b‧‧‧曲線內緣

250c‧‧‧摻雜區

250d‧‧‧矩形外圍

a’‧‧‧源極接觸插塞與基體接觸插塞寬度

b’‧‧‧島狀第二摻雜區與基體接觸結構間距

c’‧‧‧島狀第二摻雜區與閘極之間距

D‧‧‧第三摻雜區與場氧化層重疊區域之長度

E‧‧‧場氧化層長度

第1圖為一習知LDMOS元件之佈局圖案示意圖；

第2圖為第1圖中沿切線A-A’之剖面示意圖；

第3圖為一習知共用源極佈局圖案之部分示意圖；

第4圖為本發明所提供之LDMOS元件之一較佳實施例之佈局圖案示意圖；

第5圖為第4圖中沿B-B’切線所繪示之剖面圖；以及

第6圖為本較佳實施例之一變化型之佈局圖案示意圖。

200．．．LDMOS元件

202．．．半導體基底

204．．．第二導電型深井區

210．．．閘極

212．．．閘極介電層

214．．．場氧化層

220．．．共用源極

222．．．第一摻雜區

224．．．島狀第二摻雜區

230．．．汲極

232．．．第三摻雜區

234．．．漂移區

236．．．第四摻雜區

D．．．第三摻雜區與場氧化層重疊區域之長度

E．．．場氧化層長度

Claims (16)

1. 一種橫向擴散金氧半導體元件(lateral-diffusion metal-oxide-semiconductor device，LDMOS)包含有：一半導體基底，該半導體基底上包含有至少一場氧化層；一閘極，設置於該半導體基底上，且覆蓋部分該場氧化層，該閘極具有一操場跑道佈局形狀，其中該閘極更包含一對互相平行之直線部份以及一對分別設置於該等直線部份兩端之曲線端部份；一汲極，設置於該閘極之外側之半導體基底內；一共用源極，設置於該閘極內側之半導體基底內，包含一第一摻雜區與複數個島狀第二摻雜區，且該第一摻雜區與該等島狀第二摻雜區分別具有一第一導電型與一第二導電型；以及一對第五摻雜區，設置於該半導體基底內，對應而與部份該閘極之該曲線端部份重疊，且該第五摻雜區具有該第二導電型。
2. 如申請專利範圍第1項所述之橫向擴散金氧半導體元件，其中該等島狀第二摻雜區係由該第一摻雜區隔離。
3. 如申請專利範圍第1項所述之橫向擴散金氧半導體元件，更包含複數個源極接觸插塞與複數個基體接觸插塞，分別電性連接於該第一摻雜區與該等島狀第二摻雜區。
4. 如申請專利範圍第3項所述之橫向擴散金氧半導體元件，其中該等源極接觸插塞之數量係大於該等基體接觸插塞數量。
5. 如申請專利範圍第1項所述之橫向擴散金氧半導體元件，其中該汲極係環繞該閘極，且包含：一漂移區，設置於該半導體基底內，該漂移區係與該場氧化層重疊，且包覆該場氧化層之底部；一第三摻雜區，設置於該漂移區下方，且該第三摻雜區與該場氧化層部分重疊；以及一第四摻雜區，設置於該漂移區內。
6. 如申請專利範圍第5項所述之橫向擴散金氧半導體元件，其中該漂移區、該第三摻雜區、該第四摻雜區皆包含該第一導電型。
7. 如申請專利範圍第6項所述之橫向擴散金氧半導體元件，其中該漂移區、該第三摻雜區、該第四摻雜區之摻雜濃度由高至低依序為該第四摻雜區、該第三摻雜區、以及該漂移區。
8. 如申請專利範圍第1項所述之橫向擴散金氧半導體元 件，其中該第一導電型為P型，該第二導電型為N型。
9. 一種橫向擴散金氧半導體元件包含有：一半導體基底，該半導體基底內形成有一具有一第一導電型之深井區，且該半導體基底上包含有至少一場氧化層；一閘極，設置於該半導體基底上，且覆蓋部分之該場氧化層，該閘極具有一操場跑道佈局形狀，其中該閘極更包含一對互相平行之直線部份以及一對分別設置於該等直線部份兩端之曲線端部份；一汲極，設置於該閘極外側之該半導體基底內，且環繞該閘極，該汲極更包含一第一摻雜區，設置於該深井區內，該第一摻雜區具有一第二導電型，且該第一摻雜區與該場氧化層部分重疊而具有一重疊區域；一共用源極，設置於該閘極內側之該半導體基底內；以及一對第五摻雜區，設置於該半導體基底內，對應而與部份該閘極之該曲線端部份重疊，且該第五摻雜區具有該第一導電型。
10. 如申請專利範圍第9項所述之橫向擴散金氧半導體元件，其中該汲極更包含：一漂移區，設置於該半導體基底內，該漂移區係與該場氧化層重疊，且包覆該場氧化層之底部；以及 一第二摻雜區，設置於該漂移區內。
11. 如申請專利範圍第10項所述之橫向擴散金氧半導體元件，其中該第一摻雜區、該漂移區、該第二摻雜區皆包含該第二導電型。
12. 如申請專利範圍第11項所述之橫向擴散金氧半導體元件，其中該第一摻雜區、該漂移區、該第二摻雜區之摻雜濃度由高至低依序為該第二摻雜區、該第一摻雜區、以及該漂移區。
13. 如申請專利範圍第9項所述之橫向擴散金氧半導體元件，其中當該橫向擴散金氧半導體元件之操作範圍低於60伏特時，該第一摻雜區與該場氧化層之該重疊區域之一長度等於0.2微米。
14. 如申請專利範圍第9項所述之橫向擴散金氧半導體元件，其中當該橫向擴散金氧半導體元件之操作範圍高於60伏特時，該第一摻雜區與該場氧化層之該重疊區域之一長度等於2微米。
15. 如申請專利範圍第9項所述之橫向擴散金氧半導體元件，其中該共用源極更包含： 一第三摻雜區，該第三摻雜區具有該第二導電型；以及複數個島狀第四摻雜區，該等島狀第四摻雜區具有該第一導電型。
16. 如申請專利範圍第9項所述之橫向擴散金氧半導體元件，其中該第一導電型為N型，該第二導電型為P型。