CN102201665A - 静电放电保护装置 - Google Patents
静电放电保护装置 Download PDFInfo
- Publication number
- CN102201665A CN102201665A CN2010105944251A CN201010594425A CN102201665A CN 102201665 A CN102201665 A CN 102201665A CN 2010105944251 A CN2010105944251 A CN 2010105944251A CN 201010594425 A CN201010594425 A CN 201010594425A CN 102201665 A CN102201665 A CN 102201665A
- Authority
- CN
- China
- Prior art keywords
- semiconductor
- kenel
- trap
- zone
- protection device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 230000001681 protective effect Effects 0.000 claims abstract description 22
- 239000003990 capacitor Substances 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 11
- 230000002441 reversible effect Effects 0.000 claims description 7
- 230000000670 limiting effect Effects 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000003068 static effect Effects 0.000 claims description 3
- 239000000203 mixture Substances 0.000 description 8
- 238000012360 testing method Methods 0.000 description 7
- 230000006872 improvement Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 230000000875 corresponding effect Effects 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 4
- 230000027756 respiratory electron transport chain Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 239000006185 dispersion Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000006855 networking Effects 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 101000573637 Homo sapiens LRP chaperone MESD Proteins 0.000 description 1
- 102100026257 LRP chaperone MESD Human genes 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 238000010183 spectrum analysis Methods 0.000 description 1
- 238000012956 testing procedure Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种静电放电保护装置，其包括：第一半导体型态的第一阱，形成在第二半导体型态的基板之中以形成第一二极管。第二半导体型态的第二阱，形成在基板以形成具有第一阱的第二二极管。第一半导体型态的第一多个参杂区域，形成于第一阱的上表面。第二半导体型态的第二多个参杂区域，形成于第一阱的上表面以形成具有第一阱的第三二极管。多个浅沟渠隔离STI区域，设置于第一阱的上表面，每个STI区域设置于第一半导体型态以及第二半导体型态的参杂区域之间。当在第一或第二多参杂区域的一个接收到ESD电压突波时，则第三二极管提供电流旁路。本发明能够最佳化以降低在正常射频操作期间网路匹配的电容影响，并且具有改良的电路布线。
Description
技术领域
本发明涉及揭示一种集成电路，尤其涉及射频(radio frequency，RF)集成电路的静电放电(electrostatic discharge，ESD)保护。
背景技术
随着集成电路装置的微型化，目前的趋势是生产具有较浅的结深度、较薄的栅极氧化层、微掺杂漏极(lightly-doped drain，LDD)架构、浅沟渠隔离架构(shallow trench isolation，STI)、以及自我对准金属硅化合物(salicide)处理的集成电路，这些都是用于进阶的四分之一次微米(sub-quarter-micron)互补式金属氧化半导体(CMOS)技术。这些工艺导致相关的CMOS IC产品变得比较容易受到ESD的影响而损坏。因此，芯片内建立ESD保护电路保护装置与电路免于ESD的破坏。就射频集成电路而言，考虑到减少栅极氧化层的厚度以及降低崩溃电压，EDS保护是别具有挑战性的。
图1说明传统ESD保护装置100的范例，装置100包括栅极接地NMOS(GGNMOS)晶体管102，源极也接地，且漏极耦接到介于焊盘106与电阻器104之间的节点108。图2说明分散的ESD保护排列200，其包括多个GGNMOS晶体管202-1:202-4，他们的源极接地，并且他们的漏极经由具有电阻R的n型阱耦接到各自的PMOS晶体管204-1:204-4。每个PMOS晶体管的栅极与源极耦接到正电压源节点VDD。然而，这样的排列增加装置尺寸并且之后会导致大的寄生电容。
图3A是ESD保护排列300的另一范例的平面图以及图3B是ESD保护装置300的剖面图，是单指组态短沟渠隔离(STI)二极管。如图3A与图3B所示，STI二极管包括形成在p型基板302上面的n型阱(n阱)304。二N+区域306-1、306-2形成在n阱304上面，并且是侧向地彼此间隔。P+区域308配置于N+区域306-1、306-2之间。STI区域310-1:310-4相邻于n型阱304上面的N+与P+区域306-1、306-2、308的每一个。虽然STI二极管300提供低电容与小区域，其寄生电容与电阻影响RF输入匹配并且在高频射频应用会降低性能。
因此，改良的ESD保护机制是有需要的。
发明内容
为了解决上述问题，本揭露提供一种静电放电(ESD)保护装置，包括：一第一半导体型态的一基板以及一第二半导体型态的一第一阱形成在该基板之中；该第一半导体型态的第一多个侧向间隔的参杂区域形成于该第一阱的一上表面，该多个侧向间隔的参杂区域耦接一起以定义该ESD保护装置的一阳极；该第二半导体型态的第二多个侧向间隔的参杂区域形成于该第一阱的该上表面，该第二多个侧向间隔的参杂区域耦接一起以定义该ESD保护装置的一阴极；多个浅沟渠隔离(STI)区域设置于该第一阱的一上表面，该多个STI区域的每一个设置于该第一半导体型态的一侧向间隔参杂区域以及该第二半导体型态的一第二侧向间隔参杂区域之间；当反向偏压时借由该第一阱与该第二半导体型态的该第二多个侧向间隔的参杂区域所定义的一二极管用于操作成一无源无线电频率电容器，并且当该阳极或该阴极的一端接收一ESD电压突波时，则顺向偏压以提供一电流旁路。
本揭露亦提供一种射频(RF)静电放电(ESD)保护装置，包括：一第二半导体型态的一第一阱，形成在一第一半导体型态的一基板之中；该第一半导体型态的一第二阱形成在该基板且环绕该第一阱；该第一半导体型态的第一多个参杂区域形成于该第一阱的一上表面，该多个参杂区域耦接一起以定义该ESD保护装置的一阳极；该第二半导体型态的第二多个参杂区域形成于该第一阱的该上表面，该多个参杂区域耦接一起以形成该ESD保护装置的一阴极；多个浅沟渠隔离(STI)区域设置于该第一阱的一上表面，该多个STI区域的每一个设置于该第一半导体型态的该参杂区域的一个以及该第二半导体型态的该参杂区域的一个之间；其中当反向偏压时该第一阱与该第一半导体型态的该多个侧向间隔的参杂区域用于操作成一无源无线电频率电容器，并且当在该阳极或该阴极的一端接收到一ESD电压突波时，则顺向偏压以提供一电流旁路。
本揭示亦提供一种静电放电保护装置，用于无线电频率电路，包括：一第二半导体型态的一第一阱形成在一第二半导体型态的一基板之中，该第一阱与该基板形成一第一二极管；该第二半导体型态的一第二阱形成在该基板且相邻该第一阱，该第二阱形成具有该第一阱的一第二二极管；该第一半导体型态的第一多个参杂区域形成于该第一阱的一上表面；该第二半导体型态的第二多个参杂区域形成于该第一阱的该上表面以形成具有该第一阱的一第三二极管；多个浅沟渠隔离(STI)区域形成于该第一阱的该上表面，该STI区域的每一个设置于该第一半导体型态的该参杂区域的一个以及该第二半导体型态的该参杂区域的一个之间；其中当该第一半导体型态的该第一多个参杂区域的一个或该第二半导体型态的该第二多个参杂区域的一个接收一ESD电压突波时，该第三二极管组态成顺向偏压。
本发明的ESD保护装置包括结变容器，当反偏压时用于作为压敏电容器(voltage-dependent capacitor)。结变容器的偏压电压可能最小化电容而最佳化以降低在正常射频操作期间网路匹配的电容影响。在ESD事件的期间，结变容器是顺向偏压，且作用成ESD保护二极管以旁路ESD电流。此外，结变容器提供足够的金属宽度与足够量的介层孔与接点以避免电子迁移，且具有一个长宽(L/W)比可以使得与打线焊盘(bond pad)边缘对准，相较于传统ESD保护装置有改良电路布线。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合附图，详细说明如下。
附图说明
图1为传统栅极接地NMOS ESD保护装置；
图2为包括一系列栅极接地NMOS装置的传统ESD保护装置；
图3A为包括STI二极管的传统ESD保护装置的平面图；
图3B为说明于图3A的传统ESD保护装置的剖面图；
图4A为改良的ESD保护装置的剖面图；
图4B为改良的ESD保护装置的平面图；
图4C为说明于图4A与图4B的ESD保护装置的等校电路的一个范例；
图5A为改良的ESD保护装置的另一范例的剖面图；
图5B为改良的ESD保护装置的另一范例的剖面图；
图6为根据图4A说明包括ESD保护装置的射频低噪声放大器的电路图；以及
图7为电流电压图表，根据图6说明作为低噪声放大器中的RF ESD装置的结变容器的漏电流。
上述附图中的附图标记说明如下：
100～ESD保护装置；
102～栅极接地NMOS晶体管；104～电阻器；
106～焊盘；108～节点；
200～分散的ESD保护排列；
202-1、202-2、202-3、202-4～栅极接地NMOS晶体管；
204-1、204-2、204-3、204-4～PMOS晶体管；
300～ESD保护排列；306～N+区域；
308～P+区域；310～STI区域；
302～p型基板；304～n阱；
306-1、306-2～N+区域；308～P+区域；
310-1、310-2、310-3、310-4～STI区域；
400A～结变容器；402～p型基板；
404～n阱；406～p阱；
408-1、408-2、408-3～N+区域；
410-1、410-2、410-3、410-4、410-5、410-6～浅沟渠隔离区域；
412-1、412-2、412-3、412-4、412-5、412-6、412-7、412-8、412-9、412-10～P+区域；
414、416～二极管；418、422～电感器；
420、424、426～电阻器；428～电容器；
500A～结变容器；502～n型基板；
504～p阱；506～N阱；
508-1、508-2、508-3、508-4、508-5、508-6～N+区域；510-1、510-2、510-3、510-4、510-5、510-6～P+区域；
512-1、512-2、512-3、512-4、512-5、512-6、512-7、512-8、512-9、512-10～STI区域；
600～低噪声放大器；602～功率箝制电路；
400A-1～结变容器；400A-2～结变容器；
702、704、706、708、710～轨迹；
具体实施方式
本发明揭示一种射频应用的改良式静电放电(ESD)保护装置。ESD保护装置包括结变容器，当反偏压时用于作为压敏电容器(voltage-dependent capacitor)。结变容器的偏压电压可能最小化电容而最佳化以降低在正常射频操作期间网路匹配的电容影响。在ESD事件的期间，结变容器是顺向偏压，且作用成ESD保护二极管以旁路ESD电流。此外，结变容器提供足够的金属宽度与足够量的介层孔与接点以避免电子迁移，且具有一个长宽(L/W)比可以使得与打线焊盘(bond pad)边缘对准，相较于传统ESD保护装置有改良电路布线。
图4A是RF应用的ESD保护的结变容器400A的剖面图。如图4A所示，结变容器400A包括n阱404垂直地形成在p型基板402上面。P阱406水平地相邻于n阱404以至于p阱406环绕n阱404的侧边。三个侧向间隔的N+区域408-1、408-2与408-3(共同地称作N+区域408)形成在n阱404的上面，并且以P+区域410-2与410-3分开。P+区域410-1形成于p阱406上面。浅沟渠隔离区域412-1:412-6配置于相邻的N+与P+区域408、410-2与410-3的每一个之间。P+区域410-2与410-3耦接一起以形成ESD保护装置400A的多指阳极(multi-finger anode)，并且N+区域408耦接一起以提供ESD保护装置400A的多指阴极(multi-finger cathode)。
以p-n结形成第二二极管于n阱404与p型基板402之间，并且以p-n结形成第三二极管于n阱404与p阱406之间。
图4B是类似于图4A所示的结变容器400A的一个结电容器400B的平面图。结变容器400B包括p阱406形成在p型半导体402。P阱406环绕n阱404(未显示)，并且有一个P+区域410-1形成于上表面。六个N+区域408-1:408-6，每个分别是一个指节，形成在n阱404的上表面，且耦接一起以形成结变容器400B的阴极。虽然结变容器400B显示具有六阴极指节408-1:408-1，本领域普通技术人员将了解到结变容器400B可能以较少或较多的指节实施。五个P+区域410-2:410-6，每个定义一个分开的指节，形成在n阱404的上表面，并且耦接一起以形成结变容器400B的阳极。当电子迁移的机会减少时增加指节数目可增加结变容器400B处理源自于ESD事件的高电流的能力。
图4C是结电容器400A与400B的等校电路模型。如图4C所示，导线耦接到二极管414的阳极，以p-n结形成于P+区域410与n阱404之间，会具有一个电感，以电感器418表示，以及一个电阻，以电阻器420表示。同样地，耦接到二极管414的阴极的导线具有电感与电阻，分别以电感器422与电阻器424表示。
以p-n结形成于n阱404与p型基板402的二极管416的阴极耦接到二极管414的阴极。二极管416的阳极经由p型基板402耦接到地或参考电压，二极管有电阻与电容，分别以电阻器426与电容器428表示。
在操作上，结变容器400的二极管414是反偏压，且作用成在正常射频操作情况的电容器。换个方式，在没有ESD事件下，二极管414与416正常上是截止状态且没有导电电流。在ESD推动下，以介于P+区域410与n阱的界面形成的二极管414是顺向偏压且作用成高ESD电流的旁路。当阳极接地，且施加负ESD脉冲于阴极，亦即NS模式，二极管416顺向偏压且作用成ESD电流的第二导线管。
图5A为结变容器500A的另一范例的剖面图。如图5A所示，结变容器500A包括形成在n型基板502上的p阱504。N阱506水平地相邻且环绕p阱504的侧面。N+区域508-2与508-3是形成于p阱504的上方，以及N+区域508-1与508-4(共同称为N+区域508)形成在n阱506的上表面。P+区域510-1、510-2与510-3(共同称为P+区域510)设置于相邻N+区域508之间且位于p阱504的上表面以至于N+区域508与P+区域510分开。STI区域512-1:512-6设置于相邻N+与P+区域508、510之间。P+区域510形成结变容器500A的第一二极管的阳极，以及N+区域508-2与508-3形成结变容器500A的第一二极管的阴极。介于p阱502与n型基板502的p-n结形成第二二极管。
图5B是射频应用上的ESD保护的结变容器500B的另一范例的平面图。结变容器500B与图4B所说明的结变容器400B有相似的结构，除了结变容器500B形成于n型半导体基板502以及包括环绕p阱504的n阱506之外(未显示)。类似的项目以同样的数字指示，在图4B中相对的项目以100递增。基于简洁的目的不会重复多余的描述。
图6是低噪声放大器(LNA)600的电路图，包括一对结变容器400A-1、400A-2组态成ESD保护装置。LNA包括功率箝制电路602，其用于最小化结变容器400-1、400-2所提供的沿着ESD电流旁路的压降。功率箝制602包括电阻器R与多指节晶体管MN、MP、MESD与MC。LNA 600也包括晶体管M1，用于经由栅极电感器LG在其栅极接收射频信号。源极电感器Ls耦接于晶体管的源极与供应电压Vss之间。晶体管M2耦接到晶体管M1的漏极且其源极经由漏极电感LD耦接到供应电压VDD。晶体管M2的栅极耦接到设置于偏压电阻器RB与偏压电容器CB之间的节点N，电阻器RB耦接VDD，而偏压电容器CB接地。结变容器400A-1的阴极耦接到VDD而阳极耦接到RF输入节点RFIN。结变容器400A-2的阴极耦接RF输入端点RFIN，而阳极耦接Vss。虽然LNA的范例包括图4A的结变容器，但是LNAs的另一范例可包括其他结变容器的实施例。
根据LNA 600设计与测试5.8GHz LNA。LNA是以0.18μm射频CMOS工艺所制造的，且具有接近2.8dB的低噪声以及接近20.1dB的高功率增益的态样。变容器400A-1、400A-2大约2μm宽，大约0.42μm长，36指节以及大约73fF的电容。2kV的人体模型(HBM)测试，亦即实施1.34A的电流。传输线脉冲(TLP)测试步骤的特色在于对应人体模型的10ns上升时间以及100ns的脉冲宽度。HBM ESD保护准位评估为VESD＝1.5kΩxIt2。
图7说明TLP的测试结果。轨迹702说明PD模型的(VDD接地的正脉冲)测试结果，轨迹704说明ND模型的测试结果，以及轨迹708说明NS模型(VSS接地的负脉冲)的测试结果。如图7所示，PD、PS与NS模型的TLP结果造成对应4.5kV HBM ESD准位的大约3A的TLP电流。ND模型造成对应4.5kV HBM ESD准位的大约4.34A的较高It2测量。在ND模型中较高的HBMESD性能归因于二极管416在ESD事件期间导通以作用成ESD电流的第二导电管。为了比较目的，图7也包括轨迹710，显示以0.18μm科技制造的STI二极管的TLP I-V曲线，2009年七月，Tsai等人揭示“以62nm CMOS共同设计ESD保护电路的低噪声放大器”(A Low Noise Amplifier Co-designedwith ESD Protection Circuit in 65-nm CMOS)的二极管。上述所列的专利参考文献引用作为本说明书的揭示内容。如图7所示，对应3kV HBM ESD准位的STI二极管的It2测量大约2A。以下表I提供LNA 600的射频性能，包括实施成ESD保护装置的结变容器400A-1、400A-2。NF是噪声数字并且是以功率频谱分析仪(PSA)所测量；PDC是DC功率消耗；S11是输入回损；且IIP3是借由PSA的二调(two-tone)测试所测量的第三阶交互调变点。
因此，在此描述的分散多指节结变容器证明相较于传统单指节STI二极管增强ESD保护。此外，分散多指节结变容器提供大周长对面积比例，使得相连到阴极与阳极的多金属层可维持高ESD电流而不会遭遇电子迁移。
最后，本发明所属技术领域普通技术人员，在不脱离本发明所附权利要求的精神下，可以本发明所揭示的概念及实施例为基础，轻易地设计及修改其他用以达成与本发明目标相同的架构。
Claims (11)
1.一种静电放电ESD保护装置，包括：
一第一半导体型态的一基板；
一第二半导体型态的一第一阱，形成在该基板之中；
该第一半导体型态的第一多个侧向间隔的参杂区域，形成于该第一阱的一上表面，该多个侧向间隔的参杂区域耦接一起以定义该ESD保护装置的一阳极；
该第二半导体型态的第二多个侧向间隔的参杂区域，形成于该第一阱的该上表面，该第二多个侧向间隔的参杂区域耦接一起以定义该ESD保护装置的一阴极；
多个浅沟渠隔离STI区域，设置于该第一阱的一上表面，该多个STI区域的每一个设置于该第一半导体型态的一侧向间隔参杂区域以及该第二半导体型态的一第二侧向间隔参杂区域之间；
其中当反向偏压时借由该第一阱与该第二半导体型态的该第二多个侧向间隔的参杂区域所定义的一二极管用于操作成一无源无线电频率电容器，并且当该阳极或该阴极的一端接收一ESD电压突波时，则顺向偏压以提供一电流旁路。
2.如权利要求1所述的静电放电保护装置，其中该第一半导体型态是一p型且该第二半导体型态是一n型。
3.如权利要求1所述的静电放电保护装置，其中当在该二极管或该阴极的一端接收到该ESD电压突波时，该第一阱与该基板所定义的一二极管组态成顺向偏压。
4.如权利要求1所述的静电放电保护装置，更包括该第一半导体型态的一第二阱，形成于该基板之中，且环绕该第二半导体型态的该第一阱，其中当在该阳极或该阴极的一端接收该ESD电压突波时，该第一半导体型态的该第二阱与该第二半导体型态的该第一阱定义一第一二极管用以提供一第二电流旁路。
5.如权利要求1所述的静电放电保护装置，其中该ESD保护装置的该阳极耦接到一低噪声放大器的一输入节点用以接收一射频输入信号，且该ESD保护装置的该阴极耦接到该低噪声放大器的一正电压供应节点，其中该输入节点耦接到一第一晶体管的一栅极，该第一晶体管的一源极耦接到一负电压供应节点，且一源极耦接到一第二晶体管的一源极，该第二晶体管的一漏极耦接到该低噪声放大器的一输出节点与该正电压供应节点，其中该低噪声放大器包括一功率箝制电路平行耦接该第一与该第二晶体管，该电源箝制电路包括多个晶体管。
6.一种射频静电放电ESD保护装置，包括：
一第二半导体型态的一第一阱，形成在一第一半导体型态的一基板之中；
该第一半导体型态的一第二阱，形成在该基板且环绕该第一阱；
该第一半导体型态的第一多个参杂区域，形成于该第一阱的一上表面，该多个参杂区域耦接一起以定义该ESD保护装置的一阳极；
该第二半导体型态的第二多个参杂区域，形成于该第一阱的该上表面，该多个参杂区域耦接一起以形成该ESD保护装置的一阴极；
多个浅沟渠隔离STI区域，设置于该第一阱的一上表面，该多个STI区域的每一个设置于该第一半导体型态的该参杂区域的一个以及该第二半导体型态的该参杂区域的一个之间；
其中当反向偏压时该第一阱与该第一半导体型态的该多个侧向间隔的参杂区域用于操作成一无源无线电频率电容器，并且当在该阳极或该阴极的一端接收到一ESD电压突波时，则顺向偏压以提供一电流旁路。
7.如权利要求6所述的射频静电放电保护装置，其中当该阳极或该阴极接收一ESD电压突波时，该第一与第二阱形成一第二二极管用于提供一第二电流旁路，其中当该阳极或该阴极接收一ESD电压突波时，该第一阱与该基板形成一第三二极管用于提供一第三电流旁路。
8.如权利要求6所述的射频静电放电保护装置，其中该第二半导体型态是一n型且该第一半导体型态是一p型。
9.一种静电放电保护装置，用于无线电频率电路，包括：
一第一半导体型态的一第一阱，形成在一第二半导体型态的一基板之中，该第一阱与该基板形成一第一二极管；
该第二半导体型态的一第二阱，形成在该基板且相邻该第一阱，该第二阱形成具有该第一阱的一第二二极管；
该第一半导体型态的第一多个参杂区域，形成于该第一阱的一上表面；
该第二半导体型态的第二多个参杂区域，形成于该第一阱的该上表面以形成具有该第一阱的一第三二极管；
多个浅沟渠隔离STI区域，形成于该第一阱的该上表面，该STI区域的每一个设置于该第一半导体型态的该参杂区域的一个以及该第二半导体型态的该参杂区域的一个之间；
其中当该第一半导体型态的该第一多个参杂区域的一个或该第二半导体型态的该第二多个参杂区域的一个接收一ESD电压突波时，该第三二极管组态成顺向偏压。
10.如权利要求9所述的静电放电保护装置，其中该第一半导体型态是一n型且该第二半导体型态是一p型，其中该第一半导体型态的该多个参杂区域耦接一起以形成该ESD保护装置的该阴极，其中该第二半导体型态的该多个参杂区域耦接一起以形成该ESD保护装置的该阳极，其中该ESD保护装置的该阳极耦接到一低噪声放大器的一输入节点用于接收一射频输入信号，以及该ESD保护装置的该阴极耦接到该低噪声放大器的一正电压供应节点。
11.如权利要求9所述的静电放电保护装置，其中该第一半导体型态是一p型且该第二半导体型态是一n型，其中该第一半导体型态的该多个参杂区域耦接一起以形成该ESD保护装置的该阳极，其中该第二半导体型态的该多个参杂区域耦接一起以形成该ESD保护装置的该阴极。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/731,562 | 2010-03-25 | ||
| US12/731,562 US8334571B2 (en) | 2010-03-25 | 2010-03-25 | Junction varactor for ESD protection of RF circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102201665A true CN102201665A (zh) | 2011-09-28 |
| CN102201665B CN102201665B (zh) | 2014-09-10 |
Family
ID=44655395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010594425.1A Active CN102201665B (zh) | 2010-03-25 | 2010-12-14 | 静电放电保护装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8334571B2 (zh) |
| CN (1) | CN102201665B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105098743A (zh) * | 2014-05-04 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 动态静电放电钳位电路 |
| CN109509748A (zh) * | 2017-09-14 | 2019-03-22 | 恩智浦有限公司 | 静电放电保护结构 |
| CN109786370A (zh) * | 2017-11-15 | 2019-05-21 | 台湾积体电路制造股份有限公司 | 智能二极管结构及集成电路 |
| CN111261617A (zh) * | 2019-01-30 | 2020-06-09 | 长江存储科技有限责任公司 | 具有垂直扩散板的电容器结构 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5835977B2 (ja) * | 2011-07-20 | 2015-12-24 | ラピスセミコンダクタ株式会社 | 保護ダイオードを備えた半導体装置 |
| US9236466B1 (en) | 2011-10-07 | 2016-01-12 | Mie Fujitsu Semiconductor Limited | Analog circuits having improved insulated gate transistors, and methods therefor |
| US9069924B2 (en) | 2011-12-29 | 2015-06-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | ESD protection circuit cell |
| US9484471B2 (en) * | 2014-09-12 | 2016-11-01 | Qorvo Us, Inc. | Compound varactor |
| JP6349217B2 (ja) * | 2014-09-29 | 2018-06-27 | 日立オートモティブシステムズ株式会社 | 電子制御装置 |
| US9887188B2 (en) | 2015-01-20 | 2018-02-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electro-static discharge structure, circuit including the same and method of using the same |
| US9685604B2 (en) | 2015-08-31 | 2017-06-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Magnetoresistive random access memory cell and fabricating the same |
| US9666661B2 (en) | 2015-09-08 | 2017-05-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Coplanar metal-insulator-metal capacitive structure |
| US9882553B2 (en) | 2015-12-18 | 2018-01-30 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and circuit protecting method |
| US9929760B2 (en) * | 2016-04-14 | 2018-03-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Ultra-low-power RF receiver frontend with tunable matching networks |
| US9608616B1 (en) | 2016-05-27 | 2017-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power clamp circuits and methods |
| US10290714B2 (en) | 2016-05-31 | 2019-05-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Transistor structure with field plate for reducing area thereof |
| US10109621B2 (en) | 2016-08-08 | 2018-10-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low-capacitance electrostatic damage protection device and method of designing and making same |
| US10325906B2 (en) | 2016-09-23 | 2019-06-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | ESD testing structure, method of using same and method of forming same |
| US10777546B2 (en) | 2016-11-30 | 2020-09-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Planar and non-planar FET-based electrostatic discharge protection devices |
| WO2020154950A1 (en) | 2019-01-30 | 2020-08-06 | Yangtze Memory Technologies Co., Ltd. | Capacitor structure having vertical diffusion plates |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020109153A1 (en) * | 2001-02-15 | 2002-08-15 | Ming-Dou Ker | Silicon-on-insulator diodes and ESD protection circuits |
| CN1571154A (zh) * | 2004-05-13 | 2005-01-26 | 威盛电子股份有限公司 | 静电放电保护电路 |
| US7348657B2 (en) * | 2003-10-02 | 2008-03-25 | International Business Machines Corporation | Electrostatic discharge protection networks for triple well semiconductor devices |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1803883A1 (de) * | 1968-10-18 | 1970-05-27 | Siemens Ag | Durch mindestens zwei abstimmbare Kapazitaetsdioden gesteuerte elektrische Anordnung |
| TW475250B (en) * | 2001-03-14 | 2002-02-01 | Taiwan Semiconductor Mfg | ESD protection circuit to be used in high-frequency input/output port with low capacitance load |
| US6891207B2 (en) * | 2003-01-09 | 2005-05-10 | International Business Machines Corporation | Electrostatic discharge protection networks for triple well semiconductor devices |
| US7119401B2 (en) * | 2004-01-07 | 2006-10-10 | International Business Machines Corporation | Tunable semiconductor diodes |
| US7692271B2 (en) * | 2007-02-28 | 2010-04-06 | International Business Machines Corporation | Differential junction varactor |
| US8039868B2 (en) * | 2008-12-23 | 2011-10-18 | International Business Machines Corporation | Structure and method for an electrostatic discharge (ESD) silicon controlled rectifier (SCR) structure |
-
2010
- 2010-03-25 US US12/731,562 patent/US8334571B2/en active Active
- 2010-12-14 CN CN201010594425.1A patent/CN102201665B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020109153A1 (en) * | 2001-02-15 | 2002-08-15 | Ming-Dou Ker | Silicon-on-insulator diodes and ESD protection circuits |
| US7348657B2 (en) * | 2003-10-02 | 2008-03-25 | International Business Machines Corporation | Electrostatic discharge protection networks for triple well semiconductor devices |
| CN1571154A (zh) * | 2004-05-13 | 2005-01-26 | 威盛电子股份有限公司 | 静电放电保护电路 |
Non-Patent Citations (3)
| Title |
|---|
| DIMITRI LINTEN 等: "A 5-GHz Fully Integrated ESD-Protected Low-Noise Amplifier in 90-nm RF CMOS", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS》, vol. 40, no. 7, 31 July 2005 (2005-07-31), pages 1435 - 1 * |
| MING-DOU KER 等: "ESD Protection Design With Low-Capacitance Consideration for High-Speed/High-Frequency I/O Interfaces in Integrated Circuits", 《RECENT PATENTS ON ENGINEERING 2007》, vol. 1, no. 2, 4 April 2007 (2007-04-04) * |
| YUAN-WEN HSIAO 等: "A 5-GHz Differential Low-Noise Amplifier With High Pin-to-Pin ESD Robustness in a 130-nm CMOS Process", 《IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES》, vol. 57, no. 5, 31 May 2009 (2009-05-31), pages 1046 - 4, XP011255339 * |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105098743A (zh) * | 2014-05-04 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 动态静电放电钳位电路 |
| CN105098743B (zh) * | 2014-05-04 | 2018-09-18 | 中芯国际集成电路制造(上海)有限公司 | 动态静电放电钳位电路 |
| CN109509748A (zh) * | 2017-09-14 | 2019-03-22 | 恩智浦有限公司 | 静电放电保护结构 |
| CN109509748B (zh) * | 2017-09-14 | 2024-05-28 | 恩智浦有限公司 | 静电放电保护结构 |
| CN109786370A (zh) * | 2017-11-15 | 2019-05-21 | 台湾积体电路制造股份有限公司 | 智能二极管结构及集成电路 |
| US10930640B2 (en) | 2017-11-15 | 2021-02-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Intelligent diode structures |
| CN109786370B (zh) * | 2017-11-15 | 2021-04-27 | 台湾积体电路制造股份有限公司 | 智能二极管结构及集成电路 |
| CN111261617A (zh) * | 2019-01-30 | 2020-06-09 | 长江存储科技有限责任公司 | 具有垂直扩散板的电容器结构 |
| US10937912B2 (en) | 2019-01-30 | 2021-03-02 | Yangtze Memory Technologies Co., Ltd. | Capacitor structure having vertical diffusion plates |
| US11456390B2 (en) | 2019-01-30 | 2022-09-27 | Yangtze Memory Technologies Co., Ltd. | Capacitor structure having vertical diffusion plates |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110233678A1 (en) | 2011-09-29 |
| CN102201665B (zh) | 2014-09-10 |
| US8334571B2 (en) | 2012-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102201665B (zh) | 静电放电保护装置 | |
| US9543757B2 (en) | ESD protection circuits and methods | |
| US9812436B2 (en) | SCRs with checker board layouts | |
| US8169000B2 (en) | Lateral transient voltage suppressor with ultra low capacitance | |
| TWI422010B (zh) | 垂直式暫態電壓抑制器 | |
| US20120176708A1 (en) | Esd protection devices and methods for forming esd protection devices | |
| US9153679B2 (en) | Silicon-controlled rectification device with high efficiency | |
| US8861149B2 (en) | ESD protection devices and methods for forming ESD protection devices | |
| JP5603168B2 (ja) | 広帯域ｅｓｄ保護を与える方法とそれにより得られる回路 | |
| Tsai et al. | ESD-protected K-band low-noise amplifiers using RF junction varactors in 65-nm CMOS | |
| Ker et al. | ESD protection design for 900-MHz RF receiver with 8-kV HBM ESD robustness | |
| US8605396B2 (en) | ESD protection devices and methods for forming ESD protection devices | |
| Lin et al. | Design and implementation of configurable ESD protection cell for 60-GHz RF circuits in a 65-nm CMOS process | |
| Lin et al. | Design optimization of a breakdown silicon controlled rectifier (BDSCR) for cell phone antenna switch pin electrostatic discharge (ESD) protection | |
| Hung et al. | ESD protection design on T/R switch with embedded SCR in CMOS process | |
| CN100349291C (zh) | 静电放电保护电路 | |
| Radhakrishnan et al. | ESD reliability issues in RF CMOS circuits | |
| Tsai et al. | ESD protection design for microwave/millimeter wave low-noise amplifiers | |
| Lin et al. | Low-capacitance and fast turn-on SCR for RF ESD protection | |
| US8958185B2 (en) | ESD block isolation by RF choke | |
| Lin | Low-C ESD protection design in CMOS technology | |
| US10121777B2 (en) | Silicon controlled rectifier | |
| Dong | Design of Low-Capacitance Electrostatic Discharge (ESD) Protection Devices in Advanced Silicon Technologies. | |
| Tsai et al. | An analog front-end circuit with dual-directional SCR ESD protection for UHF-band passive RFID tag | |
| Tsai et al. | Electro-Static Discharge Protection Design for V-Band Low-Noise Amplifier Using Radio Frequency Junction Varactor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |