TWI422010B

TWI422010B - 垂直式暫態電壓抑制器

Info

Publication number: TWI422010B
Application number: TW099145721A
Authority: TW
Inventors: Kun Hsien Lin; Zi Ping Chen; Che Hao Chuang; Ryan Hsin Chin Jiang
Original assignee: Amazing Microelectronic Corp
Priority date: 2010-08-02
Filing date: 2010-12-24
Publication date: 2014-01-01
Also published as: US20120025350A1; US8552530B2; TW201208038A

Description

垂直式暫態電壓抑制器

本發明係為一種垂直式暫態電壓抑制器(vertical transient voltage suppressor，以下簡稱TVS)，尤其是有關於一種用於靜電放電(electrostatic discharge，以下簡稱ESD)保護之垂直式暫態電壓抑制器。

隨著IC尺寸縮小至奈米範圍，消費性電子產品(例如筆記型電腦與移動裝置)也設計的越來越輕薄短小。在不具有保護裝置的情況下，這些電子產品在遭受靜電放電的衝擊時，將會產生系統重置(reset)，甚至硬體遭受損毀的情形。就目前而言，所有的消費型電子產品都需通過IEC 61000-4-2標準的ESD認證測試。暫態電壓抑制器(TVS)常被使用來宣洩ESD能量，以避免電子產品因為ESD衝擊而遭受損毀。如圖一A所示，係顯示TVS的工作原理。於圖一A中，TVS裝置10與被保護電路12並聯於印刷電路板(printed circuit board，PCB)上。當ESD發生時，將會直接觸發TVS裝置10。於上述之方法，TVS裝置10可提供較佳地低阻抗導通路徑，用以宣洩ESD的暫態電流，避免暫態電流進入被保護電路12。因此，可藉由TVS裝置來達到ESD保護的目的。

圖一B之剖視圖係顯示一傳統的垂直式TVS。此傳統的垂直式TVS包括包一N+型基板、一磊晶(Epi)層、一P型摻雜井與一N型重摻雜區。P型摻雜井設置於N+型基板上之磊晶層，而N型重摻雜區設置於P型摻雜井中。如圖一C之示意圖係顯示圖一B之傳統等效電路，且其具有一對垂直電晶體。於此傳統等效電路，上述之一對垂直電晶體之其中之一者與另一者反相耦接。然而，傳統的垂直式TVS具有以下之缺點：(1)因為傳統的垂直式TVS之結構並不對稱，導致崩潰電壓(Vceo)也不對稱；(2)於正側向的I-V特性曲線與負側向的I-V特性曲線並不對稱；(3)在正向與負向ESD衝擊下，ESD保護的能力也將不會相同；(4)因為在半導體製程中高摻雜基板的向外擴散(out-diffusion)效應，致使傳統的垂直式TVS的崩潰電壓變動較大。

有鑑於傳統垂直式TVS並無法提供有效的ESD保護，因此極需提供一種新穎的裝置係提供有效的ESD保護與克服習知技術中的缺點。

本發明之一目的在於提供一種用於ESD保護之垂直式暫態電壓抑制器，其可在正向或負向的ESD衝擊下提供有效的ESD保護，並減少崩潰電壓的變化以及產生對稱的I-V特性曲線與崩潰電壓。

於一實施例，本發明係關於一種用於ESD保護之垂直式暫態電壓抑制器，包括：一具有高摻雜濃度的導電型基板；一第一型輕摻雜區，設置於該導電型基板，其中該第一型輕摻雜區與該導電型基板屬於不同的型態；一第一型重摻雜區與一第二型重摻雜區，設置於該第一型輕摻雜區，其中該第一與第二型重摻雜區與該導電型基板屬於相同的型態；以及一深第一型重摻雜區，設置於該導電型基板，其中該深第一型重摻雜區與該第一型輕摻雜區屬於不同的型態，且其中該深第一型重摻雜區耦接該第一型重摻雜區。

於另一實施例，本發明係關於一種用於ESD保護之垂直式暫態電壓抑制器，包括：一具有高摻雜濃度的導電型基板；一第一型輕摻雜區，設置於該導電型基板，其中該第一型輕摻雜區與該導電型基板屬於不同的型態；一第一型重摻雜區、一第二型重摻雜區與一第三型重摻雜區，設置於該第一型輕摻雜區，其中該第一與第二型重摻雜區與該導電型基板屬於相同的型態，且其中該第三型重摻雜區與該第一型重摻雜區分別屬於不同的型態；以及一深第一型重摻雜區，設置於該導電型基板，其中該深第一型重摻雜區與該第一型輕摻雜區屬於不同的型態，且其中該深第一型重摻雜區耦接該第一與第三型重摻雜區。

於又一實施例，本發明係關於一種用於ESD保護之垂直式暫態電壓抑制器，包括：一具有高摻雜濃度的導電型基板；一第一型輕摻雜區，設置於該導電型基板，其中該第一型輕摻雜區與該導電型基板屬於不同的型態；一第一型重摻雜區與一第二型重摻雜區，設置於該第一型輕摻雜區，其中該第一與第二型重摻雜區分別屬於不同的型態，且其中該第二型重摻雜區與該導電型基板屬於相同的型態；以及一深第一型重摻雜區，設置於該導電型基板，其中該深第一型重摻雜區與該第一型輕摻雜區屬於不同的型態，且其中該深第一型重摻雜區耦接該第一型重摻雜區。

為使　貴審查委員對於本發明之結構目的和功效有更進一步之了解與認同，茲配合圖示範例詳細說明如後。

為使　貴審查委員能對本發明之特徵、目的及功能有更進一步的認知與瞭解，下文特將本發明之裝置的相關細部結構以及設計理念由原由進行說明，以使得　審查委員可以了解本發明之特點，詳細說明陳述如下：圖二A之剖視圖係顯示根據本發明之一實施例之一具有單通道的垂直式TVS 20。此垂直式TVS 20包括一具有高摻雜濃度的導電型基板210、一第一型輕摻雜區211、一第一型重摻雜區212與一第二型重摻雜區213以及一深第一型重摻雜區215。第一型輕摻雜區211設置於導電型基板210，且該第一型輕摻雜區211與導電型基板210屬於不同的型態。第一與第二型重摻雜區212，213設置於第一型輕摻雜區211，且第一與第二型重摻雜區212，213與導電型基板210屬於相同的型態。深第一型重摻雜區215設置在導電型基板210，且深第一型重摻雜區215耦接第一型重摻雜區212，其中深第一型重摻雜區215與第一型輕摻雜區211屬於不同的型態。此外，第一型輕摻雜區211與深第一型重摻雜區215形成在導電型基板210上之磊晶層，且藉由導電型基板210、深第一型重摻雜區215與第一型重摻雜區212，可形成一低阻抗路徑。本發明之垂直式TVS 20更包括第三型重摻雜區214，設置在深第一型重摻雜區215，以用於耦接第一型重摻雜區212與降低深第一型重摻雜區215與第一型重摻雜區212間之阻抗，其中第三型重摻雜區214與深第一型重摻雜區215屬於相同的型態。

圖二B係顯示圖二A之一等效電路21。等效電路21包括一對垂直式電晶體(Q1與Q2)，一第一橫向電晶體Q3與一第二橫向電晶體Q4。該對垂直式電晶體藉由導電基板210，第一型低摻雜區211與第二型重摻雜區213所組成，其中該對垂直式電晶體中之第一垂直式電晶體Q1與該對垂直式電晶體中之第二垂直式電晶體Q2係為反相連接。第一橫向電晶體Q3與第二橫向電晶體Q4係由導電基板210、第一型低摻雜區211、深第一型高摻雜區215、耦接深第一型重摻雜區215之第一型重摻雜區212以及第二型重摻雜區213所形成，其中第一與第二橫向電晶體Q3、Q4分別並聯耦接第一垂直式電晶體Q1與第二垂直式電晶體Q2。

於一實施例，第一P型低摻雜區211設置於具有高摻雜濃度之導電N型基板210。第一N型重摻雜區212與第二N型重摻雜區213設置於第一P型輕摻雜區211，且深第一N型重摻雜區215設置在導電N型基板210。另外，深第一型N重摻雜區215耦接第一N型重摻雜區212。因此，等效電路21包括一對垂直式NPN BJTs以及第一與第二橫向NPN BJTs。根據本實施例，垂直式TVS 20係為雙向TVS。關於等效電路21，其第一與第二橫向NPN BJTs的崩潰電壓是相同的。此外，橫向NPN BJT的崩潰電壓於過程中可易於調整，以使其小於垂直式NPN BJT的崩潰電壓，如此一來，使得等效電路的正向與負向的I-V特性曲線是相對稱的。再者，在正向與負向的ESD衝擊下，其ESD保護能力亦相同。其次，因為ESD電流可透過橫向與垂直式NPN BJT放電，故可有效的用於改善小面積的TVS之ESD保護。根據實際的需求，第三N型重摻雜區214可設置在深第一N型重摻雜區215，以用於耦第一N型重摻雜區212，並更進一步的降低深第一N型重摻雜區215與第一N型重摻雜區212間之阻抗。

於另一實施例，第一N型低摻雜區211設置於具有高摻雜濃度之導電P型基板210。第一P型重摻雜區212與第二P型重摻雜區213設置於第一N型輕摻雜區211，且深第一P型重摻雜區215設置在導電P型基板210。另外，深第一型P重摻雜區215耦接第一P型重摻雜區212。因此，等效電路21包括一對垂直式PNP BJTs以及第一與第二橫向PNP BJTs。根據本實施例，垂直式TVS 20係為雙向TVS。關於等效電路21，其第一與第二橫向PNP BJTs的崩潰電壓是相同的。此外，橫向PNP BJT的崩潰電壓於過程中可易於調整，以使其小於垂直式PNP BJT的崩潰電壓，如此一來，使得等效電路的正向與負向的I-V特性曲線是相對稱的。再者，在正向與負向的ESD衝擊下，其ESD保護能力亦相同。其次，因為ESD電流可透過橫向與垂直式PNP BJT放電，故可有效的用於改善小面積的TVS之ESD保護。根據實際的需求，第三P型重摻雜區214可設置在深第一P型重摻雜區215，以用於耦第一P型重摻雜區212，並更進一步的降低深第一P型重摻雜區215與第一P型重摻雜區212間之阻抗。

圖二C之剖視圖係顯示根據本發明之一實施例之一具有多通道之垂直式TVS 22。雖然於本實施例僅顯示二個輕摻雜區與一個深型重摻雜區，然而所屬技術領域之人員應可明瞭，根據本說明之實施例與圖示所作之延伸與修改，其亦屬於本發明保護之範疇。此多通道垂直式TVS 22包括一具有高摻雜濃度的導電型基板210、一第一型輕摻雜區211、一第一型重摻雜區212與一第二型重摻雜區213以及一深第一型重摻雜區215、一第二型輕摻雜區218、第四型重摻雜區216與第五型重摻雜區217。第一型輕摻雜區211設置於導電型基板210，且該第一型輕摻雜區211與導電型基板210屬於不同的型態。第一與第二型重摻雜區212、213設置於第一輕摻雜區211，且第一與第二型重摻雜區212、213與導電型基板210屬於相同的型態。第二型輕摻雜區218設置於導電型基板210，且第二型輕摻雜區218與導電型基板210屬於不同的型態。第四型重摻雜區216與第五型重摻雜區217設置在第二型輕摻雜區218，且第四與第五型重摻雜區216、217與導電型基板210屬於相同的型態。深第一型重摻雜區215設置在導電型基板210且與第一與第二型輕摻雜區211、218相鄰接，且深第一型重摻雜區215耦接第一與第五型重摻雜區212、217，其中深第一型重摻雜區215與第一與第二型輕摻雜區211、218屬於不同的型態。此外，第一與第二型輕摻雜區211、218與深第一型重摻雜區215形成在導電型基板210上之磊晶層，且藉由導電型基板210、深第一型重摻雜區215與第一與第五型重摻雜區212、217，可形成一低阻抗路徑。本發明之垂直式TVS 22更包括第三型重摻雜區214，設置在深第一型重摻雜區215，以用於耦接第一與第五型重摻雜區212、217與降低深第一型重摻雜區215與第一與第五型重摻雜區212、217間之阻抗，其中第三型重摻雜區214與深第一型重摻雜區215屬於相同的型態。較佳地，根據實際的需求與設計，圖二C之等效電路(未圖示)更包括複數個垂直式與橫向電晶體。圖二C之等效電路之操作方法的相關細節，可參閱圖二A與圖二B的實施例。因此，熟悉此技術領域之人員應可輕易明瞭，藉由組合本發明之複數個輕摻雜區與深型重摻雜區所作之修改，其亦屬於本發明保護之範疇。

於一實施例，第一與第二P型輕摻雜區211、218設置在具有高摻雜濃度的導電N型基板210。第一與第二N型重摻雜區212、213設置在第一P型輕摻雜區211，且第四與第五N型重摻雜區216、217設置在第二P型輕摻雜區218。深第一N型重摻雜區215設置在導電N型基板210、且該深第一N型重摻雜區215鄰近於第一與第二P型輕摻雜區211、218，並耦接第一與第五N型重摻雜區212、217。根據實際需求，將第三N型重摻雜區214設置在深第一N型重摻雜區215，以用於耦接第一與第五N型重摻雜區212、217，且更進一步降低深第一N型重摻雜區215以及第一與第五N型重摻雜區212、217間之阻抗。再者，第一與第二P型輕摻雜區211、218以及深第一N型重摻雜區215設置於導電N型基板210上之磊晶層。較佳地，於另一實施例，第一與第二N型輕摻雜區211、218設置在具有高摻雜濃度的導電P型基板210。第一與第二P型重摻雜區212、213設置在第一N型輕摻雜區211，且第四與第五P型重摻雜區216、217設置在第二N型輕摻雜區218。深第一P型重摻雜區215設置在導電P型基板210、且該深第一P型重摻雜區215鄰近於第一與第二N型輕摻雜區211、218，並耦接第一與第五P型重摻雜區212、217。根據實際需求，將第三P型重摻雜區214設置在深第一P型重摻雜區215，以用於耦接第一與第五P型重摻雜區212、217，且更進一步降低深第一P型重摻雜區215以及第一與第五P型重摻雜區212、217間之阻抗。再者，第一與第二N型輕摻雜區211、218以及深第一P型重摻雜區215設置於導電P型基板210上之磊晶層。

圖三A之剖視圖係顯示根據本發明之一實施例之一具有單通道的垂直式TVS 30。此垂直式TVS 30包括一具有高摻雜濃度的導電型基板310、一第一型輕摻雜區311、一第一型重摻雜區312、一第二型重摻雜區313、一第三型重摻雜區314以及一深第一型重摻雜區316。第一型輕摻雜區311設置於導電型基板310，且該第一型輕摻雜區311與導電型基板310屬於不同的型態。第一、第二與第三型重摻雜區312、313、314設置於第一型輕摻雜區311，且第一與第二型重摻雜區312，313與導電型基板310屬於相同的型態，但是第三型重摻雜區314與第一型重摻雜區312分別屬於不同的型態。深第一型重摻雜區316設置在導電型基板310，其中深第一型重摻雜區316與第一型輕摻雜區311屬於不同的型態，且其中深第一型重摻雜區316耦接第一與第三型重摻雜區312、314。此外，本發明之垂直式TVS 30更包括一第四型重摻雜區315，設置在深第一型重摻雜區316，以用於耦接第一與第三型重摻雜區312、314與降低深第一型重摻雜區316與第一與第三型重摻雜區312、314間之阻抗，其中第三型重摻雜區315與深第一型重摻雜區316屬於相同的型態。

圖三B係顯示圖三A之一等效電路31。等效電路31包括一垂直式電晶體Q1、一橫向電晶體Q2與一第一二極體D1。第一垂直式電晶體Q1藉由導電型基板310、第一型輕摻雜區311與第二型重摻雜區313所形成。第一橫向電晶體Q2藉由導電型基板310、第一型輕摻雜區311、深第一型重摻雜區316、耦接於深第一型重摻雜區316之第一型重摻雜區312以及第二型重摻雜區313所形成，其中第一垂直式電晶體Q1並聯第一橫向電晶體Q2。第一二極體D1藉由導電型基板310、深第一型重摻雜區316、耦接深第一型重摻雜區316之第三型重摻雜區314以及第二型重摻雜區313所形成，其中第一二極體D1耦接垂直式電晶體Q1。

於一實施例，第一P型輕摻雜區311設置在具有高摻雜濃度的導電N型基板310。第一N型重摻雜區312、第二N型重摻雜區313與第三P型重摻雜區314設置於第一P型輕摻雜區311。深第一N型摻雜區316設置於導電N型基板310。因此，等效電路31包括垂直式NPN BJT Q1、橫向NPN BJT Q2與第一二極體D1。根據本實施例，垂直式TVS 30係為單向TVS。正向ESD電流可透過垂直式NPN BJT Q1與橫向NPN BJT Q2放電至接地，且上述之接地與導電N型基板310相耦接。負向ESD電流透過順向二極體D1放電至接地，且上述之接地與導電N型基板310相耦接。

於另一實施例，第一N型輕摻雜區311設置在具有高摻雜濃度的導電P型基板310。第一P型重摻雜區312、第二P型重摻雜區313與第三N型重摻雜區314設置於第一P型輕摻雜區311。深第一P型摻雜區316設置於導電P型基板310。因此，等效電路31包括垂直式PNP BJT Q1、橫向PNP BJT Q2與第一二極體D1。根據本實施例，垂直式TVS 30係為單向TVS。正向ESD電流可透過垂直式PNP BJT Q1與橫向PNP BJT Q2放電至接地，且上述之接地與導電N型基板310相耦接。負向ESD電流透過順向二極體D1放電至接地，且上述之接地與導電N型基板310相耦接。

圖三C之剖視圖係顯示根據本發明之一實施例之具有多通道的垂直式TVS 32。雖然於本實施例僅顯示二個輕摻雜區與一個深型重摻雜區，然而所屬技術領域之人員應可明瞭，根據本說明之實施例與圖示所作之延伸與修改，其亦屬於本發明保護之範疇。此多通道垂直式TVS 32包括具有高摻雜濃度的導電型基板310、一第一型輕摻雜區311、一第一型重摻雜區312、一第二型重摻雜區313、一第三型重摻雜區314以及一深第一型重摻雜區316、一第二型輕摻雜區320、一第五型重摻雜區317、一第六型重摻雜區318以及一第七型重摻雜區319。第一型輕摻雜區311設置於導電型基板310，且該第一型輕摻雜區311與導電型基板310屬於不同的型態。第一、第二與第三型重摻雜區312、313、314設置於第一型輕摻雜區311，且第一與第二型重摻雜區312，313與導電型基板310屬於相同的型態，但是第三型重摻雜區314與第一型重摻雜區312分別屬於不同的型態。深第一型重摻雜區316設置在導電型基板310且與第一與第二型輕摻雜區311與320相鄰接，其中深第一型重摻雜區316與第一型輕摻雜區311屬於不同的型態，且其中深第一型重摻雜區316耦接第一與第三型重摻雜區312、314。第二型輕摻雜區320設置在導電型基板310，其中第二型輕摻雜區320與導電型基板310分別屬於不同的型態。第五型重摻雜區317、第六型重摻雜區318與第七型重摻區319設置在第二型輕摻雜區320，其中第五與第六型重摻雜區317、318與導電型基板310屬於相同的型態，但是其中第七型重摻雜區319與第五型重摻雜區317分別屬於不同的型態，且第五與第七型重摻雜區317、319耦接至深第一型重摻雜區316。本發明之垂直式TVS 32更包括一第四型重摻雜區315，設置在深第一型重摻雜區316，以用於耦接第一、第三、第五與第七型重摻雜區312、314、317與319以及進一步降低深第一型重摻雜區316與第一、第三、第五與第七型重摻雜區312、314、317與319間之阻抗，其中第四型重摻雜區315與深第一型重摻雜區316屬於相同的型態。較佳地，根據實際的需求與設計，圖三C之等效電路(未圖示)更包括複數個垂直式與橫向電晶體。圖三C之等效電路之操作方法的相關細節，可參閱圖三A與圖三B的實施例。因此，熟悉此技術領域之人員應可輕易明瞭，藉由組合本發明之複數個輕摻雜區與深型重摻雜區所作之修改，其亦屬於本發明保護之範疇。

於一實施例，第一與第二P型輕摻雜區311、320設置於具有高摻雜濃度的導電N型基板310。第一與第二N型重摻雜區312、313以及第三P型重摻雜區314設置在第一P型輕摻雜區311，且第五與第六N型重摻雜區317、318以及第七P型重摻雜區319設置於第二P型輕摻雜區320。深第一N型重摻雜區316設置在導電N型基板310，且相鄰近於第一與第二P型輕摻雜區311、320，以及深第一N型重摻雜區316耦接於第一與第五N型重摻雜區312、317以及第三與第七P型重摻雜區314、319。根據實際需求，將第四N型重摻雜區315設置於深第一N型重摻雜區316，且第四N型重摻雜區315耦接於第一與第五N型重摻雜區312、317以及第三與第七P型重摻雜區314、319，並更進一步降低深第一N型重摻雜區316與第一與第五N型重摻雜區312、317以及第三與第七P型重摻雜區314、319之間的阻抗。再者，第一與第二P型輕摻雜區311、320以及深第一N型重摻雜區316設置於導電N型基板310上之磊晶層。較佳地，於另一實施例，第一與第二N型輕摻雜區311、320設置於具有高摻雜濃度的導電P型基板310。第一與第二P型重摻雜區312、313以及第三N型重摻雜區314設置在第一N型輕摻雜區311，且第五與第六P型重摻雜區317、318以及第七N型重摻雜區319設置於第二N型輕摻雜區320。深第一P型重摻雜區316設置在導電P型基板310，且相鄰近於第一與第二N型輕摻雜區311、320，以及深第一P型重摻雜區316耦接於第一與第五P型重摻雜區312、317以及第三與第七N型重摻雜區314、319。根據實際需求，將第四P型重摻雜區315設置於深第一P型重摻雜區316，且第四P型重摻雜區315耦接於第一與第五P型重摻雜區312、317以及第三與第七N型重摻雜區314、319，並更進一步降低深第一P型重摻雜區316與第一與第五P型重摻雜區312、317以及第三與第七N型重摻雜區314、319之間的阻抗。再者，第一與第二N型輕摻雜區311、320以及深第一P型重摻雜區316設置於導電P型基板310上之磊晶層。

圖四A之剖視圖係顯示根據本發明之一實施例之一具有單通道之垂直式TVS 40。垂直式TVS 40包括一具有高摻雜濃度之導電型基板410、一第一型輕摻雜區411、一第一型重摻雜區412與一第二型重摻雜區413以及一深第一型重摻雜區415。第一型輕摻雜區411設置於導電型基板410，其中第一型輕摻雜區411與導電型基板410分別屬於不同的型態。第一型重摻雜區412與第二型重摻雜區413設置在第一型輕摻雜區411，其中第一與第二型重摻雜區412、413分別屬於不同的型態，且其中第二型重摻雜區413與導電型基板410屬於相同的型態。深第一型重摻雜區415設置在導電型基板410，其中深第一型重摻雜區415與第一型輕摻雜區411分別屬於不同的型態，且其中深第一型重摻雜區415耦接於第一型重摻雜區412。垂直式TVS 40更包括一第三型重摻雜區414，設置於深第一型重摻雜區415與更進一步降低深第一型重摻雜區415與第一型重摻雜區412間之阻抗，其中第三型重摻雜區414與深第一型重摻雜區415屬於相同的型態。

圖四B之示意圖係顯示圖四A之等效電路41。等效電路41包括一第一垂直式電晶體Q1與一第一二極體D1。藉由導電型基板410、第一型輕摻雜區411與第二型重摻雜區413，以形成第一垂直式電晶體Q1。藉由導電型基板410、深第一型重摻雜區415、耦接於深第一型重摻雜區415之第一型重摻雜區412以及第二型重摻雜區413，以形成第一二極體D1，其中第一二極體D1耦接於第一垂直式電晶體Q1。

於此實施例，第一P型輕摻雜區411設置於具有高摻雜濃度的導電N型基板410。第一P型重摻雜區412與第二N型重摻雜區413設置在該第一P型輕摻雜區411。深第一N型重摻雜區415設置在導電N型基板410，且耦接第一P型重摻雜區412。根據本實施例，垂直式TVS 40係為單向TVS。正向ESD電流可透過垂直式NPN BJT Q1放電至接地，且上述之接地與導電N型基板410相連接。負向ESD電流可透過順向第一二極體D1放電至接地，且上述之接地與導電P型基板410相連接。根據實際的需求，將第三N型重摻雜區414設置在深第一N型重摻雜區415，用於耦接第一P型摻雜區412以及更可進一步降低深第一N型重摻雜區415與第一P型重摻雜區412間之阻抗。

於另一實施例，第一N型輕摻雜區411設置於具有高摻雜濃度的導電P型基板410。第一N型重摻雜區412與第二P型重摻雜區413設置在該第一N型輕摻雜區411。深第一P型重摻雜區415設置在導電P型基板410，且耦接第一N型重摻雜區412。根據本實施例，垂直式TVS 40係為單向TVS。正向ESD電流可透過垂直式PNP BJT Q1放電至接地，且上述之接地與導電P型基板410相連接。負向ESD電流可透過順向第一二極體D1放電至接地，且上述之接地與導電P型基板410相連接。根據實際的需求，將第三P型重摻雜區414設置在深第一P型重摻雜區415，用於耦接第一N型摻雜區412以及更可進一步降低深第一P型重摻雜區415與第一N型重摻雜區412間之阻抗。

圖四C之剖視圖係顯示根據本發明之一實施例之具有多通道的垂直式TVS 42。垂直式TVS 42包括一具有高摻雜濃度的導電型基板410、一第一型輕摻雜區411、一第一型重摻雜區412與一第二型重摻雜區413、一第二型輕摻雜區418、一第四型重摻雜區416、一第五型重摻雜區417與一深第一型重摻雜區415。第一型輕摻雜區411設置在導電型基板410，其中第一型輕摻雜區411與導電型基板410個別屬於不同的型態。第一型重摻雜區412與第二型重摻雜區413設置在第一型輕摻雜區411，其中第一與第二型重摻雜區412，413分別屬於不同的型態，且其中第二型重摻雜區413與導電型基板410屬於相同的型態。第二型輕摻雜區418設置在導電型基板410，其中第二型輕摻雜區418與導電型基板410分別屬於不同的型態。第四與第五重摻雜區416與417設置在第二型輕摻雜區418，其中第四與第五重摻雜區416、417分別屬於不同的型態，以及其中第四型重摻雜區416與導電型基板410屬於相同的型態。深第一型重摻雜區415設置在導電型基板410且鄰近於第一與第二型輕摻雜區411，418，其中深第一型重摻雜區415與第一型輕摻雜區411分別屬於不同的型態，且其中深第一型重摻雜區415耦接第一與第五型重摻雜區412、417。垂直式TVS 42更包括第三型重摻雜區414，設置於深第一型重摻雜區415，以用於耦接第一與第五型重摻雜區412、417，並更進一步降低深第一型重摻雜區415以及第一與第五型重摻雜區412、417，其中第三型重摻雜區414與深第一型重摻雜區415屬於相同穩型態。圖四C之等效電路之操作方法的相關細節，可參閱圖四A與圖四B的實施例。因此，熟悉此技術領域之人員應可輕易明瞭，藉由組合本發明之複數個輕摻雜區與深型重摻雜區所作之修改，其亦屬於本發明保護之範疇。

於一實施例，第一與第二P型輕摻雜區411、418設置在導電N型基板410。第一P型重摻雜區412與第二N型重摻雜區413設置在第一P型輕摻雜區411。第四N型重摻雜區416與第五P型重摻雜區417設置在第二P型輕摻雜區418。深第一N型重摻雜區415設置在導電N型基板410且與第一與第二P型輕摻雜區411、418相鄰接，且深第一N型重摻雜區415耦接第一與第五P型重摻雜區412、417。根據實際需求，垂直式TVS 42更包括第三N型重摻雜區414，設置於該深第一N型重摻雜區415，且該第三N型重摻雜區414耦接該第一與第五P型重摻雜區412、417，並進一步降低第一與第五P型重摻雜區412、417以及深第一N型重摻雜區415間之阻抗。較佳地，於另一實施例，第一與第二N型輕摻雜區411、418設置在具有高摻雜濃度之導電P型基板410。第一N型重摻雜區412與第二P型重摻雜區413設置在第一N型輕摻雜區411。第四P型重摻雜區416與第五N型重摻雜區417設置在第二N型輕摻雜區418。深第一P型重摻雜區415設置在導電P型基板410且與第一與第二N型輕摻雜區411、418相鄰接，且深第一P型重摻雜區415耦接第一與第五N型重摻雜區412、417。根據實際需求，垂直式TVS 40更包括第三P型重摻雜區414，設置於該深第一P型重摻雜區415，且該第三P型重摻雜區耦接該第一與第五N型重摻雜區412、417，並進一步降低第一與第五N型重摻雜區412、417以及深第一P型重摻雜區415間之阻抗。

唯以上所述者，僅為本發明之範例實施態樣爾，當不能以之限定本發明所實施之範圍。即大凡依本發明申請專利範圍所作之均等變化與修飾，皆應仍屬於本發明專利涵蓋之範圍內，謹請　貴審查委員明鑑，並祈惠准，是所至禱。

20、30、40、22、32、42．．．垂直式TVS

21、31、41．．．等效電路

210、310、410．．．基板

211、218、311、320、411、418．．．輕摻雜區

212、213、214、216、217、312、313、314、315、317、318、319、412、413、414、416、417．．．重摻雜區

215、316、415．．．深型重摻雜區

Q1、Q2、Q3、Q4．．．電晶體

D1．．．二極體

圖一A之示意圖係顯示連接一被保護電路之一傳統暫態電壓抑制器。

圖一B之剖視圖係顯示一傳統垂直式暫態電壓抑制器。

圖一C之示意圖係顯示圖一B之一對垂直式電晶體的傳統等效電路。

圖二A之剖視圖係顯示根據本發明之一實施例之具有單通道的垂直式TVS 20。

圖二B之示意圖係顯示圖二A之等效電路21。

圖二C之剖視圖係顯示根據本發明之一實施例之具有多通道的垂直式TVS 22。

圖三A之剖視圖係顯示根據本發明之一實施例之具有單通道之垂直式TVS 30。

圖三B之示意圖係顯示圖三A之等效電路31。

圖三C之剖視圖係顯示根據本發明之一實施例之具有多通道之垂直式TVS 32。

圖四A之剖視圖係顯示根據本發明之一實施例之垂直式TVS 40；

圖四B之示意圖係顯示圖四A之等效電路41；

圖四C之剖視圖係顯示根據本發明之一實施例之具有多通道之垂直式TVS 42。

20．．．垂直式TVS

210．．．基板

211．．．輕摻雜區

212、213、214．．．重摻雜區

215．．．深型重摻雜區

Claims

一種用於ESD保護之垂直式暫態電壓抑制器，包括：一具有高摻雜濃度的第一導電型基板；一第一輕摻雜區，設置於該第一導電型基板上，其中該第一輕摻雜區的導電型為不同於該第一導電型的第二導電型；一第一重摻雜區與一第二重摻雜區，完全設置於該第一輕摻雜區內，其中該第一與第二重摻雜區的導電型為該第一導電型；一第一深重摻雜區，設置於該第一導電型基板上，其中該第一深重摻雜區的導電型為該第一導電型，其中該第一深重摻雜區鄰近該第一輕摻雜區且耦接該第一重摻雜區；一第一接腳，耦接該第二重摻雜區，其中該第一接腳耦接一欲被保護的電路端；以及一第二接腳，耦接該第一導電型基板，其中該第二接腳耦接一接地端。
如申請專利範圍第1項之垂直式暫態電壓抑制器，其中該第一導電型係為N型，且該第二導電型係為P型。
如申請專利範圍第1項之垂直式暫態電壓抑制器，更包括：一第三重摻雜區，設置於該第一深重摻雜區內，其中該第三重摻雜區的導電型為該第一導電型，且該第一深重摻雜區經由該第三重摻雜區耦接該第一重摻雜區。
如申請專利範圍第1項之垂直式暫態電壓抑制器，更包括：一第二輕摻雜區，設置於該第一導電型基板上，其中該第二輕摻雜區的導電型為該第二導電型；一第四重摻雜區與一第五重摻雜區，完全設置於該第二輕摻雜區內，其中該第四與第五重摻雜區的導電型為該第一導電型，且其中該第五重摻雜區經由該第三重摻雜區耦接該第一深重摻雜區；以及一第三接腳，耦接至該第四重摻雜區，其中該第三接腳連接至另一欲被保護的電路端。
如申請專利範圍第4項之垂直式暫態電壓抑制器，其中該第二導電型係為P型，且該第一導電型係為N型。
一種用於ESD保護之垂直式暫態電壓抑制器，包括：一具有高摻雜濃度的第一導電型基板；一第一輕摻雜區，設置於該第一導電型基板上，其中該第一輕摻雜區的導電型為不同於該第一導電型的第二導電型；一第一重摻雜區、一第二重摻雜區與一第三重摻雜區，完全設置於該第一輕摻雜區內，其中該第一與第二重摻雜區的導電型為該第一導電型，且該第三重摻雜區的導電型為該第二導電型；以及一第一深重摻雜區，設置於該第一導電型基板上，其中該第一深重摻雜區的導電型為該第一導電型，且該第一深重摻雜區耦接至該第一與第三重摻雜區；一第一接腳，耦接該第二重摻雜區，其中該第一接腳耦接一欲被保護的電路端；以及一第二接腳，耦接該第一導電型基板，其中該第二接腳耦接一接地端。
如申請專利範圍第6項之垂直式暫態電壓抑制器，其中該第一導電型係為N型，且該第二導電型係為P型。
如申請專利範圍第6項之垂直式暫態電壓抑制器，更包括：一第四重摻雜區，設置該第一深重摻雜區內，其中該第四重摻雜區的導電型為該第一導電型，該第一深重摻雜區經由該第四重摻雜區耦接至該第一與第三重摻雜區。
如申請專利範圍第6項之垂直式暫態電壓抑制器，更包括：一第二輕摻雜區，設置在該第一導電型基板上，其中該第二輕摻雜區的導電型為該第二導電型；一第五重摻雜區、一第六重摻雜區與一第七重摻雜區，完全設置於該第二輕摻雜區內，其中該第五與第六重摻雜區的導電型為該第一導電型，且該第七重摻雜區的導電型為該第二導電型；一第三接腳，耦接該第六重摻雜區，其中該第三接腳耦接另一欲被保護的電路端；其中該第五與第七重摻雜區經由該第四重摻雜區耦接該第一深重摻雜區。
如申請專利範圍第9項之垂直式暫態電壓抑制器，其中該第二導電型係為P型，且該第一導電型係為N型。
一種用於ESD保護之垂直式暫態電壓抑制器，包括：一具有高摻雜濃度的第一導電型基板；一第一輕摻雜區，設置於該第一導電型基板上，其中該第一輕摻雜區的導電型為不同於該第一導電型的第二導電型；一第一重摻雜區與一第二重摻雜區，完全設置於該第一輕摻雜區內，其中該第一重摻雜區的導電型為該第一導電型，且該第二重摻雜區的導電型為該第二導電型；以及一第一深重摻雜區，設置於該第一導電型基板上，其中該第一深重摻雜區的導電型為該第一導電型，且其中該第一深重摻雜區鄰近該第一輕摻雜區且耦接該第二重摻雜區；一第一接腳，耦接該第一重摻雜區，其中該第一接腳耦接一欲被保護的電路端；以及一第二接腳，耦接該第一導電型基板，其中該第二接腳耦接一接地端。
如申請專利範圍第11項之垂直式暫態電壓抑制器，其中該第一導電型係為N型，且該第二導電型係為P型。
如申請專利範圍第11項之垂直式暫態電壓抑制器，更包括：一第三重摻雜區，設置在該第一深重摻雜區內；其中該第一深重摻雜區經由該第三重摻雜區耦接該第二重摻雜區。
如申請專利範圍第11項之垂直式暫態電壓抑制器，更包括：一第二輕摻雜區，設置於該第一導電型基板上，其中該第二輕摻雜區的導電型為該第二導電型；一第四重摻雜區與一第五重摻雜區，完全設置於該第二輕摻雜區內，其中該第四重摻雜區的導電型為該第一導電型，該第五重摻雜區的導電型為該第二導電型；以及一第三接腳，耦接該第四重摻雜區，其中該第三接腳耦接另一欲被保護的電路端；其中該第五重摻雜區經由該第三重摻雜區耦接該第一深重摻雜區。
如申請專利範圍第14項之垂直式暫態電壓抑制器，其中該第一導電型係為N型，且該第二導電型係為P型。