JPS60254650A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60254650A JPS60254650A JP59109464A JP10946484A JPS60254650A JP S60254650 A JPS60254650 A JP S60254650A JP 59109464 A JP59109464 A JP 59109464A JP 10946484 A JP10946484 A JP 10946484A JP S60254650 A JPS60254650 A JP S60254650A
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- JP
- Japan
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- voltage
- circuit
- supplied
- switching regulator
- transistor
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧素子回路と低耐圧素子回路が形成され
たチップにスイッチングレギュレータを形成した半導体
装置に関する。
たチップにスイッチングレギュレータを形成した半導体
装置に関する。
半導体集積回路を構成するトランジスタは、高速化、低
電力化の要求から、ますますフィインパターン化される
傾向にある。それにともない、トランジスタの耐圧が下
がるので、電源電圧も低くなる。
電力化の要求から、ますますフィインパターン化される
傾向にある。それにともない、トランジスタの耐圧が下
がるので、電源電圧も低くなる。
前述したとおル半導体集積回路を構成するトランジスタ
の耐圧が下がシ、外部から供給する電源電圧も低くする
必要がある。しかしながら、一部のＩＣのみ動作電源電
圧が低いと、現存する他のＩＣと電源を共用できず、別
電源を用意しなければならなくなる。また、出力回路の
ように駆動能力の必要なところには大きいトランジスタ
を使用し、高速、低電力が要求される論理回路には微細
トランジスタを使用した場合にはそれぞれのダート耐圧
の違いから２つの電源が必要になるという問題が生ずる
。
の耐圧が下がシ、外部から供給する電源電圧も低くする
必要がある。しかしながら、一部のＩＣのみ動作電源電
圧が低いと、現存する他のＩＣと電源を共用できず、別
電源を用意しなければならなくなる。また、出力回路の
ように駆動能力の必要なところには大きいトランジスタ
を使用し、高速、低電力が要求される論理回路には微細
トランジスタを使用した場合にはそれぞれのダート耐圧
の違いから２つの電源が必要になるという問題が生ずる
。
また、電源電圧を抵抗分圧して、ダート耐圧の低いトラ
ンジスタの回路に供給することもがんかえられるが、そ
れでは低電力化することができない。
ンジスタの回路に供給することもがんかえられるが、そ
れでは低電力化することができない。
上記のとおシ、ＩＣを構成するトランジスタを微細化す
ると従来は別個の電源が必要でろ）、また現在のＩＣと
の混用が容易でないという問題点があった０ 〔問題点を解決するための手段〕 本発明は上記問題点を解決する半導体装置を提供するも
のであり、その手段り半導体チップ上にスイッチングレ
ギュレータを有し、外部から供給される電源電圧を該ス
イッチングレギュレータで降圧し、内部回路に動作電源
電圧として供給するようにしたことを特徴とする半導体
装置によシなされる。
ると従来は別個の電源が必要でろ）、また現在のＩＣと
の混用が容易でないという問題点があった０ 〔問題点を解決するための手段〕 本発明は上記問題点を解決する半導体装置を提供するも
のであり、その手段り半導体チップ上にスイッチングレ
ギュレータを有し、外部から供給される電源電圧を該ス
イッチングレギュレータで降圧し、内部回路に動作電源
電圧として供給するようにしたことを特徴とする半導体
装置によシなされる。
前記内部回路は低耐圧トランジスタで形成された第１の
回路と、該低耐圧トランジスタよルも耐圧の高いトラン
ジスタで形成された第２の回路とを有し、該第１回路に
は、スイッチングレギュレータの出力電圧を動作電源電
圧として与え、該第２の回路へは外部から供給される電
源電圧を与えるようにすることが好ましい。
回路と、該低耐圧トランジスタよルも耐圧の高いトラン
ジスタで形成された第２の回路とを有し、該第１回路に
は、スイッチングレギュレータの出力電圧を動作電源電
圧として与え、該第２の回路へは外部から供給される電
源電圧を与えるようにすることが好ましい。
上記半導体装置は、スイッチングレギュレータを内蔵す
ることにより電源電圧を降圧して低電圧を回路に与える
ので、従来のように低電圧源を別個に設ける必要がなく
なって装置全体の電力消費が低くなシ、高密度高速化が
図れ、かつ従来回路との混用が容易となる。
ることにより電源電圧を降圧して低電圧を回路に与える
ので、従来のように低電圧源を別個に設ける必要がなく
なって装置全体の電力消費が低くなシ、高密度高速化が
図れ、かつ従来回路との混用が容易となる。
以下、本発明を実施例によシ添付図面を参照して説明す
る。
る。
第１図は、本発明による半導体装置１の回路構成図であ
シ、該回路は高耐圧素子回路１１、低耐圧素子回路１２
及びスイッチングレギュレータ１３から構成されている
。
シ、該回路は高耐圧素子回路１１、低耐圧素子回路１２
及びスイッチングレギュレータ１３から構成されている
。
高耐圧素子回路１１は、出力回路等の耐圧が高い素子で
構成された回路であって、従来使用していた電源の５〔
ｖ〕が直接に印加されている。
構成された回路であって、従来使用していた電源の５〔
ｖ〕が直接に印加されている。
低耐圧素子回路１２は、論理回路で耐圧が低い素子で構
成され、スイッチングレギュレータ１３で上記５〔ｖ〕
を降圧し２〔ｖ〕が印加されている。
成され、スイッチングレギュレータ１３で上記５〔ｖ〕
を降圧し２〔ｖ〕が印加されている。
第２図は、スイッチングレギュレータ１３の第１実施例
を示す回路構成図である。
を示す回路構成図である。
第２図の回路は、発振器Ｏ８Ｃ，Ｎチャネルエンハンス
メント形ＭＯ８）ランジスタＱ１と９２、インバータＩ
ＮＶ、比較器Ｃω伊及びコンデンサＣ１＊Ｃ２から構成
されている。
メント形ＭＯ８）ランジスタＱ１と９２、インバータＩ
ＮＶ、比較器Ｃω伊及びコンデンサＣ１＊Ｃ２から構成
されている。
上記構成を有する第１実施例の動作を第３図の波形図に
基いて説明する。
基いて説明する。
発振器Ｏ８Ｃからは第３図（、）に示すパルス信号Ｐａ
がトランジスタＱ！ のダートに入力する。このダート
入力ＰａはインバータＩＮＶによシ反転されｐｂとなシ
（第３図（ｂ））、）ランジスタ（ｈ のダートに入力
する。
がトランジスタＱ！ のダートに入力する。このダート
入力ＰａはインバータＩＮＶによシ反転されｐｂとなシ
（第３図（ｂ））、）ランジスタ（ｈ のダートに入力
する。
トランジスタＱｓは、 Ｎチャネルエンハンスメント形
であるので、ダート入力ＰｇがＨになるとオン状態にな
り、Ｖ（Ｈ（（第１図の高電圧５〔ｖ〕とコンデンサＣ
１との間は導通する。従ってコンデンサー には電荷が
徐々に蓄積される。この電荷の蓄積量に比例してダート
入力ＰａがＨの間は接続点Ｃの電位は、第３図（ｃ）に
示すように、徐々に上昇する。
であるので、ダート入力ＰｇがＨになるとオン状態にな
り、Ｖ（Ｈ（（第１図の高電圧５〔ｖ〕とコンデンサＣ
１との間は導通する。従ってコンデンサー には電荷が
徐々に蓄積される。この電荷の蓄積量に比例してダート
入力ＰａがＨの間は接続点Ｃの電位は、第３図（ｃ）に
示すように、徐々に上昇する。
一方、ｒ−ト入力ＰａがＨの間はトランジスタＱ２の？
−）入力ｐｂがＬとなっているので（第３図（ｂ））、
Ｎチャネルエンハンスメント形トランジスタＱ２はオフ
状態となっている。従ってコンデンサＣ雪は、それまで
蓄えていた電荷を接地に放電する。この放電量の減少に
比例して接続点ｄの電位も、第３図（ｄ）に示すように
、基準電位ｖｒｅｆよシ下がる。
−）入力ｐｂがＬとなっているので（第３図（ｂ））、
Ｎチャネルエンハンスメント形トランジスタＱ２はオフ
状態となっている。従ってコンデンサＣ雪は、それまで
蓄えていた電荷を接地に放電する。この放電量の減少に
比例して接続点ｄの電位も、第３図（ｄ）に示すように
、基準電位ｖｒｅｆよシ下がる。
この基準電位は２〔ｖ〕であシ、この２〔ｖ〕よル接続
点ｄの電位が低い開拡比較器ＣＯＭＰのＬ出力（第３図
（す）が反転されて発振器Ｏ８Ｃに入力され、該発振器
Ｏ８Ｃは動作し続けてダート入力ＰａはＨ状態を維持す
る（第３図（ａ））。
点ｄの電位が低い開拡比較器ＣＯＭＰのＬ出力（第３図
（す）が反転されて発振器Ｏ８Ｃに入力され、該発振器
Ｏ８Ｃは動作し続けてダート入力ＰａはＨ状態を維持す
る（第３図（ａ））。
しかし、ｆ−）入力ＰａがＬになると（第３ＵＡ（ａ）
）、トランジスタＱ１ はオフし、コンデンサＣ１には
電荷が蓄積されなくなる。このとき、トランジスタＱ２
のダート人力ｐｂはインバータＩＮＶによシ反転され
てＨとなる（第３図（ｂ））。従って、トランジスタＱ
２ はオンし、コンデンサＣ，とＣ２の間ハ導通してＣ
１に蓄えられていた電荷が０２ に流れて、接続点ｄの
電位は上昇し始まる（第３図（ｄ））。
）、トランジスタＱ１ はオフし、コンデンサＣ１には
電荷が蓄積されなくなる。このとき、トランジスタＱ２
のダート人力ｐｂはインバータＩＮＶによシ反転され
てＨとなる（第３図（ｂ））。従って、トランジスタＱ
２ はオンし、コンデンサＣ，とＣ２の間ハ導通してＣ
１に蓄えられていた電荷が０２ に流れて、接続点ｄの
電位は上昇し始まる（第３図（ｄ））。
接続点ｄの電位が■の時点で基準電位■ｒ＠ｆに等しく
な）、更に上昇すると比較器ＣＯＭＰからの出力信号Ｐ
ａはＨとなシ（第３図（ｅ））、反転したＬ信号が発振
器Ｏ８Ｃに入力する。
な）、更に上昇すると比較器ＣＯＭＰからの出力信号Ｐ
ａはＨとなシ（第３図（ｅ））、反転したＬ信号が発振
器Ｏ８Ｃに入力する。
従って、発振器ＯＳＣの動作は停止し、トランジスタＱ
１はオフ状態を維持する（第３図（ａ） ）。発振器Ｏ
８Ｃが停止し続けると、コンデンサＣ，には電荷が供給
されないのでトランジろりＣ２が導通していても接続点
ｄの電位は徐々に下降して再び■の時点において基準電
位ｖｒｅｆ と等しくなる（第３図（ｄ））。
１はオフ状態を維持する（第３図（ａ） ）。発振器Ｏ
８Ｃが停止し続けると、コンデンサＣ，には電荷が供給
されないのでトランジろりＣ２が導通していても接続点
ｄの電位は徐々に下降して再び■の時点において基準電
位ｖｒｅｆ と等しくなる（第３図（ｄ））。
その後接続点ｄの電位が基準電位の２〔ｖ〕よシ下降す
ると比較器ＣＯＭＰのＬ出力が反転して発振器Ｏ８Ｃに
入力され、再び発振器Ｏ８Ｃが動作を開始して、矢印で
示すように、トランジスタＱ１°のダート入力ＰａがＨ
になる（第３図（ｄ）（、）（ａ） ）。
ると比較器ＣＯＭＰのＬ出力が反転して発振器Ｏ８Ｃに
入力され、再び発振器Ｏ８Ｃが動作を開始して、矢印で
示すように、トランジスタＱ１°のダート入力ＰａがＨ
になる（第３図（ｄ）（、）（ａ） ）。
以後、スイッチングレギュレータ１３は上述した同じ動
作を繰〕返し、高電圧５〔ｖ〕を２〔ｖ〕に下げて接続
点ｄから取ル出し、低耐圧素子回路１２にこの２〔ｖ〕
を入力する。
作を繰〕返し、高電圧５〔ｖ〕を２〔ｖ〕に下げて接続
点ｄから取ル出し、低耐圧素子回路１２にこの２〔ｖ〕
を入力する。
第４図は、スイッチングレギュレータ１３の第２実施例
を示す回路構成図である。第２図の第１実施例と異なる
のは、２つのＮチャネルエンハンスメント形ＭＯ８）ラ
ンジスタＱ３．Ｑ４と１つのコンデンサＣｓを増設した
点にある。この第２実施例によれは、新しく設けられた
コンデンサＣ３には、トランジスタＱｔのダート入力Ｐ
ａよ）も遅れたダート人力ｐｂ（第３図（ｂ） ）のト
ランジスタＱ３ のオンオフ動作によルミ荷が蓄積され
る。従って新たな接続点ｆの電圧波形も接続点Ｃの電圧
波形（第３図（Ｃ））と同一であるが遅れた形となる。
を示す回路構成図である。第２図の第１実施例と異なる
のは、２つのＮチャネルエンハンスメント形ＭＯ８）ラ
ンジスタＱ３．Ｑ４と１つのコンデンサＣｓを増設した
点にある。この第２実施例によれは、新しく設けられた
コンデンサＣ３には、トランジスタＱｔのダート入力Ｐ
ａよ）も遅れたダート人力ｐｂ（第３図（ｂ） ）のト
ランジスタＱ３ のオンオフ動作によルミ荷が蓄積され
る。従って新たな接続点ｆの電圧波形も接続点Ｃの電圧
波形（第３図（Ｃ））と同一であるが遅れた形となる。
一方、トランジスタＱ２とＣ４も互いに時間がずれてオ
ンオフ動作を繰ル返す。このため、接続点ｄの電圧波形
は第１実施例の場合よりも（第３図（ｄ））、第２実施
例のはうが滑らかになる。
ンオフ動作を繰ル返す。このため、接続点ｄの電圧波形
は第１実施例の場合よりも（第３図（ｄ））、第２実施
例のはうが滑らかになる。
第５図は、第３実施例の回路構成図である。この実施例
は、トランジスタＱｌをＰチャネルエンハンスメント形
トランジスタにし、両トランジスタＱ！とＣ２で相補形
トランジスタが構成されている。
は、トランジスタＱｌをＰチャネルエンハンスメント形
トランジスタにし、両トランジスタＱ！とＣ２で相補形
トランジスタが構成されている。
第１と第２の実施例（第２図、第３図）と異なシ、トラ
ンジスタＱ１とＣ２の各ダート人力Ｐａとｐｂは同一波
形となるが、’Ｑ１とＣ２は互いに反対の動作をするた
めに各接続点ｅ ｒ ｄ ｒ ｌ！の波形は第３図（ｃ
）（ｄ）Ｇｅ）と同じになる。第１実施例と異なシイン
パータＩＮＶとコンデンサＣ２がないので、回路構成が
簡単になっている。
ンジスタＱ１とＣ２の各ダート人力Ｐａとｐｂは同一波
形となるが、’Ｑ１とＣ２は互いに反対の動作をするた
めに各接続点ｅ ｒ ｄ ｒ ｌ！の波形は第３図（ｃ
）（ｄ）Ｇｅ）と同じになる。第１実施例と異なシイン
パータＩＮＶとコンデンサＣ２がないので、回路構成が
簡単になっている。
第６図は、本発明の応用例であシ、半導体基板ＳＲにマ
イナスのバイアス電圧を加えるための電源ｖＩｌＩＩＧ
器が装着きれておル、その電源の発振器Ｏ８Ｃを本発明
のレギュレータ１３に共用しがっ核しギーレータ１３の
コンデンサＣを外付けとしたものである。
イナスのバイアス電圧を加えるための電源ｖＩｌＩＩＧ
器が装着きれておル、その電源の発振器Ｏ８Ｃを本発明
のレギュレータ１３に共用しがっ核しギーレータ１３の
コンデンサＣを外付けとしたものである。
本発明によれば、スイッチングレギュレータを内蔵する
ことによシ効率よく高電圧を降圧して低電圧を回路に与
えることができるので、従来のように低電圧源を別個に
設ける必要がなくなって装置全体の電力消費が低くなシ
、高密度高速化が図れ、かつ従来回路との混用が容易と
なる。
ことによシ効率よく高電圧を降圧して低電圧を回路に与
えることができるので、従来のように低電圧源を別個に
設ける必要がなくなって装置全体の電力消費が低くなシ
、高密度高速化が図れ、かつ従来回路との混用が容易と
なる。
第１図は、本発明装置の全体構成図、第２図は第１図の
スイッチングレギュレータの第１実施例を示す構成図、
第３図は第２図に示す回路の各部の波形図、第４図と第
５図はそれぞれスイッチングレギュレータの第２と第３
の実施例を示す構成図、第６図は本発明装置の応用例を
示す構成図である。 １・・・本発明による半導体装置、１１・・・高耐圧素
子回路、１２・・・低耐圧素子回路、１３・・・スイッ
チングレギュレータ、Ｑｌ・・・第１トランジスタ、Ｑ
ｘ・・・第２トランジスタ、Ｃ１・・・コンデンサ。 第１図 １ 第２図 １．３ 第３図 ｎ 第４図 １．３ 第５図 １．３ 第６図 Ｂ
スイッチングレギュレータの第１実施例を示す構成図、
第３図は第２図に示す回路の各部の波形図、第４図と第
５図はそれぞれスイッチングレギュレータの第２と第３
の実施例を示す構成図、第６図は本発明装置の応用例を
示す構成図である。 １・・・本発明による半導体装置、１１・・・高耐圧素
子回路、１２・・・低耐圧素子回路、１３・・・スイッ
チングレギュレータ、Ｑｌ・・・第１トランジスタ、Ｑ
ｘ・・・第２トランジスタ、Ｃ１・・・コンデンサ。 第１図 １ 第２図 １．３ 第３図 ｎ 第４図 １．３ 第５図 １．３ 第６図 Ｂ
Claims (1)
- 【特許請求の範囲】 １、半導体チッグ上にスイッチングレギュレータを有し
、外部から供給される電源電圧を該スイッチングレギュ
レータで降圧し、内部回路に動作電源電圧として供給す
るようにしたことを特徴とする半導体装置。 ２、前記内部回路は低耐圧トランジスタで形成された第
１の回路と、該低耐圧トランジスタよシも耐圧の高いト
ランジスタで形成された第２の回路とを有し、該第１回
路には、スイッチングレギュレータの出力電圧を動作電
源電圧として与え、該第２の回路へは外部から供給され
る電源電圧を与えるようにしたことを特徴とする特許請
求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109464A JPS60254650A (ja) | 1984-05-31 | 1984-05-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109464A JPS60254650A (ja) | 1984-05-31 | 1984-05-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254650A true JPS60254650A (ja) | 1985-12-16 |
| JPH0354865B2 JPH0354865B2 (ja) | 1991-08-21 |
Family
ID=14510890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109464A Granted JPS60254650A (ja) | 1984-05-31 | 1984-05-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254650A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06237575A (ja) * | 1993-02-10 | 1994-08-23 | Nec Corp | 半導体ｉｃチップ内蔵用の降圧回路 |
| JP2010004717A (ja) * | 2008-06-23 | 2010-01-07 | Toshiba Corp | 定電圧昇圧電源 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731333A (en) * | 1980-07-31 | 1982-02-19 | Suwa Seikosha Kk | Power source circuit system |
-
1984
- 1984-05-31 JP JP59109464A patent/JPS60254650A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731333A (en) * | 1980-07-31 | 1982-02-19 | Suwa Seikosha Kk | Power source circuit system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06237575A (ja) * | 1993-02-10 | 1994-08-23 | Nec Corp | 半導体ｉｃチップ内蔵用の降圧回路 |
| JP2010004717A (ja) * | 2008-06-23 | 2010-01-07 | Toshiba Corp | 定電圧昇圧電源 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0354865B2 (ja) | 1991-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |