JP2549104B2

JP2549104B2 - 半導体装置

Info

Publication number: JP2549104B2
Application number: JP62011377A
Authority: JP
Inventors: 良孝菅原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-01-22
Filing date: 1987-01-22
Publication date: 1996-10-30
Anticipated expiration: 2011-10-30
Also published as: JPS63180213A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置に係り、特に、ノイズ耐量が大
きく、且つ順逆両方向の高耐圧を有するMOSゲート型半
導体装置に関する。

〔従来の技術〕

高耐圧絶縁ゲート形電界効果半導体装置は、バイポー
ラ半導体装置に比較して駆動電力が少なくて済むという
特徴が注目され、近年、特にその実用が盛んである。こ
の種半導体装置に関する従来技術として、例えば「soli
d State Electronics,Vol.27,No.5,P.419（1984）」
（P.McGregor他著）に記載された技術が知られている。

第４図は従来技術による半導体装置を示す図であり、
典型的なこの種半導体装置であるＰチャネル高耐圧MOS
電界効果型トランジスタ（以下、MOSFETという）を示し
ている。第４図において１はMOSFETである。

第４図に示すMOSFET1は、ソースＳとゲートＧ間に抵
抗を接続し、この抵抗の両端に、MOSFET1をオンせしめ
ることのできる電位差を形成することにより駆動される
ものである。

〔発明が解決しようとする問題点〕

前記従来技術によるMOSFETは、ソース等に高い電圧ノ
イズが到来すると、このノイズにより、MOSFETのゲート
絶縁膜を介して容量性過渡電流が発生し、駆動用抵抗を
介してこの過渡電流が流れ、駆動用抵抗の両端にMOSFET
を駆動するに足る電圧が発生するため、MOSFETが誤動作
するという問題点がある。

また、この従来技術によるMOSFETは、ソースとドレイ
ン間に順方向（ソース電位がドレイン電位より高くなる
バイアス方向）の高電圧を印加した場合、ゲート電極の
帯電によりゲート電極下のS_i表面にチャネルが発生し、
リーク電流が流れ耐圧が低下するという問題点がある。
このため、ソースとゲート電極下のS_i基板を短絡し、S_i
基板をソースと等電位に維持することにより、前記チャ
ネルの発生を防止する方法が行われるが、この方法で
は、順方向の高耐圧を実現することはできるが、ソース
とS_i基板とが短絡されているために逆方向（ソース電位
がドレイン電位より低くなるバイアス方向）の高耐圧を
実現することができないという問題点を有する。

本発明の目的は、前述した従来技術の問題点を解決
し、高いノイズ耐量を有するMOSFET及び高いノイズ耐量
を有するとともに順逆両方向の高耐圧を有するMOSFET等
の半導体装置を提供することにある。

〔問題点を解決するための手段〕

本発明によれば、前記目的は、ソースとゲート間に接
続した駆動用抵抗と並列に、キヤパシタあるいは接合容
量を有する半導体素子を接続し、さらに、ドレインとゲ
ート間及びソースとゲート間、すなわちソースと前記駆
動用抵抗間に帯電防止用高耐圧ダイオード等の半導体素
子を、それぞれドレイン接合及びソース接合と同じ極性
になるように接続することにより達成される。

〔作用〕

ソース等に到来した電圧ノイズによる容量性過渡電流
は、駆動用抵抗に並列に接続されたキヤパシタあるいは
接合容量を有する半導体素子を介して流れ、駆動用抵抗
の両端に発生する電圧は、キヤパシタあるいは半導体素
子が接続されていない場合に比較して極めて小さくな
る。これによりMOSFETの誤動作を防止することができ
る。

また、MOSFETが順バイアスされているとき、ソースと
ゲート間の帯電防止用ダイオードは順バイアス、ドレイ
ンとゲート間の帯電防止用ダイオードは逆バイアスとな
り、ゲート電極はソースと略等電位となる。一方、MOSF
ETが逆バイアスされているとき、ソースとゲート間の帯
電防止用ダイオードは逆バイアス、ドレインとゲート間
の帯電防止用ダイオードは順バイアスとなり、ゲート電
極はドレインと略等電位となる。これらにより、MOSFET
は、順逆いずれのバイアス時においてもゲート電極下の
S_i表面にチャネルが発生することがなくなり、高耐圧を
有するものとなる。

〔実施例〕

以下、本発明による半導体装置の実施例を図面により
詳細に説明する。

第１図は本発明の基本的原理を説明する図であり、第
１図において、１はMOSFET、４は駆動用抵抗、６はソー
ス端子、７はドレイン端子、８はゲート端子、９はキヤ
パシタである。

第１図に示す半導体装置は、高耐圧ＰチャネルMOSFET
1と、このMOSFET1のソースとゲートとの間に接続された
駆動用抵抗４と、この抵抗に並列に接続されたキヤパシ
タ９とにより構成されている。

この半導体装置において、キヤパシタ９が接続されて
おらず、ソース端子６にドレイン端子７より高い電位の
電圧ノイズが到来すると、ソース端子６→駆動用抵抗４
→MOSFET1のゲート酸化膜→ドレイン端子７の経路で容
量性の過渡電流が流れる。この過渡電流により、抵抗４
の両端に電圧が発生し、この電圧がMOSFET1の閾値電圧
以上の電圧となると、MOSFET1は誤点弧する。しかし、
キヤパシタ９を駆動用抵抗４に並列に設けた第１図に示
す半導体装置においては、前記過渡電流は、そのほとん
どが、ソース端子６→キヤパシタ９→MOSFETのゲート酸
化膜→ドレイン端子７の経路で流れる。この場合、キヤ
パシタ９の両端の電圧すなわち、駆動用抵抗４の両端の
電圧は、キヤパシタ９が無い場合に比較して極めて小さ
なものとなる。この結果、第１図に示す半導体装置は、
高いノイズ耐量を有するものとなる。

第２図は本発明の第１の実施例を示す図であり、第２
図において、2,3は帯電防止用ダイオード、５はnpnトラ
ンジスタであり、他は第１図の場合と同一である。

本発明の第１の実施例の半導体装置は、第１図に示す
半導体装置に、帯電防止用ダイオード２をMOSFET1のソ
ースとゲート間にソース接合と同一の極性となるように
駆動用抵抗４に直列に、帯電防止用ダイオード３をMOSF
ET1のドレインとゲート間にドレイン接合と同一の極性
となるように設け、さらに、キヤパシタ９に代えてnpn
トラナジスタ５を設けて構成されている。この半導体装
置を構成する各素子は、公知の誘電体分離技術を用いて
同一S_iチツプ内に集積化されている。

第２図に示す半導体装置において、トランジスタ５が
接続されていない場合に、ソース端子６に到来する電圧
ノイズにより、MOSFET1が誤点弧してしまうことは、第
１図で説明した場合と同様である。いま、ソース端子６
に到来する電圧ノイズの電圧変化率をd_v／d_t、MOSFET1
のゲート容量をC_o、駆動用抵抗４の抵抗値をR_aとする
と、駆動用抵抗４に発生する電圧V_aは、次式で表わされ
る。

この電圧V_aがMOSFET1の閾値電圧以上となると、MOSFET1
は誤点弧するが、MOSFETの閾値電圧は−2Vであり、C₀≒
4pF、R_a＝2MΩとすると、MOSFET1は、高々0.25V/μｓ以
上の変化率を持つ電圧ノイズが到来すると誤動作するこ
とになる。

本発明により駆動用抵抗４に並列接続されたトランジ
スタ５は、第１図によるキヤパシタ９と同様にMOSFET1
の誤点弧を防止する。前述と同様な電圧ノイズが到来し
た場合、過渡電流は、トランジスタ５のコレクタ接合容
量C_Jを介して流れ、トランジスタ５の両端に発生する電
圧、すなわち、駆動用抵抗４の両端に発生する電圧V
_bは、トランジスタ５のコレクタ抵抗R_cで規制される低
い値となる。この電圧V_bは、トランジスタ５の電流増幅
率をh_FEとすると（２）式で表わすことかできる。

第２図の実施例におけるトランジスタ５は、R_c＝100
Ω、C_J＝2pF、h_FE＝20であつた。このため、電圧V_bが閾
値電圧−2Vを越えるのは、電圧ノイズの電圧変化率が50
0V/μｓ以上の場合であり、第２図の実施例は、トラン
ジスタ５を接続しない場合に比較して2000倍におよぶ高
いノイズ耐量を有するものとなる。

帯電防止用ダイオード2,3は、MOSFET1の順逆両方向耐
圧を向上させるためのものである。図示半導体装置にお
いて、ソース端子６がドレイン端子７の電位より高い順
バイアス状態のとき、ダイオード２が順バイアス、ダイ
オード３が逆バイアスとなるので、MOSFET1のゲート電
極の電位は、ソースと略等しい高い電位となる。この結
果、MOSFETにおけるチャネルの発生を防止でき、第２図
に示す半導体装置は、高い順方向耐圧を有するものとな
る。一方、ソース端子６がドレイン端子７の電位より低
い逆バイアス状態のとき、ダイオード２が逆バイアス、
ダイオード３が順バイアスとなるので、MOSFET1のゲー
ト電極の電位は、ドレインと略等しい高い電位となる。
この結果、やはりMOSFETにおけるチャネルの発生を防止
でき、第２図に示す半導体装置は、高い逆方向耐圧を合
せもつものとなる。

ちなみに、この実施例において、ダイオード2,3が設
けられない場合の順逆両方向の耐圧は、それぞれ25V,40
Vであつたが、耐圧450Vのダイオード2,3を付加した場
合、順逆両方向の耐圧は、両者ともソース、ドレイン接
合耐圧できまる350Vの高耐圧となつた。

第２図に示す半導体装置を駆動する場合、ゲート端子
８に、MOSFET1の閾値電圧以上の電圧を印加すればよい
が、前述したように、この実施例では、閾値電圧が−2V
であるので、例えば、ソース端子をアース電圧にし、ゲ
ート端子に−5Vを印加することにより、MOSFET1を充分
駆動することがてきる。この場合、駆動用抵抗４の抵抗
値を大きく設定することにより、ソースからゲートに流
れる電流を小さくでき、駆動用消費電力を小さくするこ
とができ、例えば、駆動用抵抗４の値を2MΩに設定する
と、駆動用消費電力は、約13μｗ程度にすることができ
る。

前述したように、本発明の第１の実施例の半導体装置
は、約350Vの順逆両方向の高電圧と、十数μｗの小駆動
電力、500V/μｓ以上の高いノイズ耐量を有する高性能
なものとなる。

第３図は本発明の第２の実施例を示すMOS駆動型サイ
リスタの構成図である。第３図において、10,11,12はト
ランジスタ、13はダイオード、14は抵抗であり、他の符
号は第２図の場合と同一である。この実施例であるMOS
駆動型サイリスタは、正帰還によりサイリスタ動作を行
うトランジスタ10,11、これらのトランジスタが電圧ノ
イズで誤動作するのを防止するダイオード13、トランジ
スタ12、抵抗14及びトランジスタ10,11にサイリスタ動
作を行わせる第２図に示す半導体装置による駆動回路部
により構成される。このMOS駆動型サイリスタを構成す
る各素子は、第２図により説明した第１の実施例の場合
と同様に、誘電体分離技術を用いて同一S_iチツプ内に集
積化されている。

このMOS駆動型サイリスタは、アノード端子15がカソ
ード端子16よりも高電位となる順バイアス時に、ｐチャ
ネルMOSFET1をオンとすることにより、アノート端子→M
OSFET1→抵抗14→カソード端子16の経路で電流を流し、
抵抗14の両端の電圧をトランジスタ11のエミツタ接合が
build upする電圧（約0.6V）以上とすることにより、ト
ランジスタ11を駆動し、続いてトランジスタ10を駆動
し、これらのトランジスタ10,11の正帰還動作によりサ
イリスタ動作を行わせるものである。抵抗14は、トラン
ジスタ10,11がサイリスタ動作を容易に起こすことがで
きるようにするため、３〜10KΩの値に設定される。

第３図のMOS駆動型サイリスタの順方向耐圧は、トラ
ンジスタ10,11のエミツタ接合及びMOSFET1のドレイン接
合により、又逆方向耐圧はトランジスタ10,11のコレク
タ接合及びMOSFET1のソース接合により確保される。そ
の際、MOSFET1は、第２図で説明したと同様に、ダイオ
ード2,3によりゲート電極の帯電が抑えられ、これによ
り、第３図に示すMOS駆動型サイリスタのアノード端子1
5、カソード端子16間の順逆両方向の耐圧は、前述の各
接合の耐圧で規制される370Vを達成することができた。

また、第３図に示すMOS駆動型サイリスタは、高いノ
イズ耐量も達成することができる。トランジスタ10,11
により構成されるサイリスタは、アノードやカソードに
ノイズが到来した場合、これらのトランジスタの接合で
発生した容量性過渡電流により、抵抗14の両端にトラン
ジスタ11のエミツタ接合がbuild upする電圧が発生し、
簡単に誤点弧してしまう。この誤点弧は、トランジスタ
12、ダイオード13により防止することができる。すなわ
ち、ノイズが到来した場合、ダイオード13に発生した容
量性過渡電流によりトランジスタ12がオンとなる。この
トランジスタ12のコレクタ抵抗は、約100Ω程度の低い
値に設定されており、このコレクタ抵抗によりトランジ
スタ11のエミツタ接合が短絡されbuild upがおさえら
れ、これにより誤点弧が防止される。

このような、誤点弧を防止したトランジスタ10,11に
よるサイリスタを、MOSFET1を用いて駆動する場合、MOS
FET1が誤点弧しオンとなると、MOSFET1に10mA以上の過
渡電流が容易に流れ、トランジスタ12のコレクタ抵抗が
100Ωでも、トランジスタ11のエミツタ接合のbuild up
が防止できず、第３図に示すMOS駆動型サイリスタは、
誤点弧してしまう。しかし、第３図のMOS駆動型サイリ
スタにおけるMOSFET1を含む駆動回路は、第２図により
説明したように、ノイズによりMOSFET1が誤点弧される
ことがなく、従つて、第３図に示すMOS駆動型サイリス
タもノイズにより誤点弧されることがない。

第３図に示すMOS駆動型サイリスタにおいて、トラン
ジスタ５が設けれない場合、電圧変化率が高々1V/μｓ
の電圧ノイズで誤点弧が発生するが、トランジスタ５を
設けた第３図の実施例の場合、電圧変化率2000V/μｓの
電圧ノイズでも誤点弧を防止することができた。

前述のような本発明の第２の実施例は、第１の実施例
に比較して、メモリ機能を有し、且つオン状態における
アノード15とカソード16間の抵抗が数Ω程度と著しく小
さく、また、通過電流密度も高くできるという利点を有
する。

以上に、本発明を実施例を用いて詳細に説明したが、
本発明は、これらの実施例に限定されるものではなく、
各種の変形応用が可能である。

例えば、第３図により説明した第２の実施例におい
て、トランジスタ10,11とMOSFET1で構成されるサイリス
タ動作を行う素子は、昭和61年電気学会全国大会シンボ
ジウム予稿集S.8−９に開示されているIGT,MGT,MOSGTO
等各種の絶縁ゲート形電界効果半導体装置に置き換える
ことができる。MOSGTOに置き換えた場合、ターンオフ用
のMOSFETに本発明を適用することにより、このMOSFETの
高耐圧化、高ノイズ耐量化を達成することができ、同様
な効果をあげることができる。

また、誤動作防止用のトランジスタ５は、npn,pnpト
ランジスタの他に、MOSFET,IGT等の絶縁ゲート形電界効
果半導体装置に置き換えることができ、さらには、単な
るキヤパシタ、逆バイアス時の接合容量を活用できるよ
うに接続したダイオードに置き換えることもできる。

さらに、第2,第３の実施例における帯電防止用ダイオ
ード2,3は、それぞれ、MOSFETのソース及びトレイン接
合で代替することもできる。

〔発明の効果〕

以上説明したように、本発明によれば、MOSFET等の絶
縁ゲート形半導体装置において、電圧ノイズによりゲー
ト絶縁膜を介して発生する容量性過渡電流により、ゲー
ト電極の電圧が過渡的に上昇するのを防止でき、また、
絶縁ゲート電極の帯電を防止することができるので、高
ノイズ耐量で、順逆両方向の高耐圧特性を有する高性能
の半導体装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の基本的原理を説明する図、第２図は本
発明の第１の実施例を示す図、第３図は本発明の第２の
実施例を示す図、第４図従来技術による半導体装置を示
す図である。１……MOSFET、2,3……帯電防止用ダイオード、４……
駆動用抵抗、5,10〜12……トランジスタ、９……キヤパ
シタ、13……ダイオード、14……抵抗。

Claims

(57)【特許請求の範囲】

【請求項１】絶縁ゲート形電界効果半導体装置におい
て、ソースとゲートとの間に、帯電防止用のダイオード
と抵抗との直列回路を、前記ダイオードがソース接合と
同一の極性となるようにソース側に接続すると共に、前
記抵抗にキャパシタあるいは接合容量を有する半導体素
子を並列に接続し、かつ、ドレインとゲートとの間に、
前記ダイオードとは別の帯電防止用のダイオードをドレ
イン接合と同一の極性となるように接続したことを特徴
とする半導体装置。