JP2638533B2 - 不揮発性メモリ用電圧ブースタ - Google Patents

不揮発性メモリ用電圧ブースタ

Info

Publication number
JP2638533B2
JP2638533B2 JP33746394A JP33746394A JP2638533B2 JP 2638533 B2 JP2638533 B2 JP 2638533B2 JP 33746394 A JP33746394 A JP 33746394A JP 33746394 A JP33746394 A JP 33746394A JP 2638533 B2 JP2638533 B2 JP 2638533B2
Authority
JP
Japan
Prior art keywords
boost
voltage
booster
signal
enable
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP33746394A
Other languages
English (en)
Other versions
JPH07326194A (ja
Inventor
パスカッチ ルイジ
パドアン シルビア
マリア ゴッラ カーラ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ETSUSE JI ETSUSE TOMUSON MIKUROERETSUTORONIKA SpA
Original Assignee
ETSUSE JI ETSUSE TOMUSON MIKUROERETSUTORONIKA SpA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ETSUSE JI ETSUSE TOMUSON MIKUROERETSUTORONIKA SpA filed Critical ETSUSE JI ETSUSE TOMUSON MIKUROERETSUTORONIKA SpA
Publication of JPH07326194A publication Critical patent/JPH07326194A/ja
Application granted granted Critical
Publication of JP2638533B2 publication Critical patent/JP2638533B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、特にフラッシュＥＥＰ
ＲＯＭのような不揮発性メモリ用の、電圧ブースタに関
する。
【０００２】
【従来の技術】公知のように、電圧ブースタは電源電圧
より大きな電圧（Ｖｂｏｏｓｔ）を発生し範囲が特定な
最大値と最小値の間にあるようにするものである。これ
は例えば電源電圧が３Ｖのフラッシュメモリの場合重要
であり、この場合電源電圧を越えブースト電圧に等しい
ゲート電圧がストレージセルを読み出すのに必要であ
る。
【０００３】公知の電圧ブースタは、所要のブースト電
圧を発生するためのチャージポンプ回路を基本的に備え
ており、このチャージポンプ回路が要求電圧を達成する
べく一定値のパルスを供給するように設計されかつこれ
らパルスの終わりで自動的にオフとなるように、現在の
ところ所定の電源電圧で動作する。
【０００４】
【発明が解決しようとする課題】その結果、公知の電圧
ブースタは、電源電圧およびそれらが一部を構成してい
るデバイスの特性に基づいて必然的に設計されることと
なり、チャージポンプによって供給されるパルスがまた
はブースト電圧の印加されるライン（例えば充電状態）
の特性がある程度の変化を有する状態においては、常に
高い精度を与えることができない。
【０００５】従って、適切な使用することなしに、公知
の電圧ブースタを異なる電源電圧で動作するメモリに使
用することは、現在のところできない。
【０００６】
【課題を解決するための手段】本発明の目的は、公知の
回路に典型的に備わっていた上述の欠点を解決するよう
に設計された電圧ブースタを提供することであり、特に
電源電圧にも拘らず（特定な最小または最大の制限
内）、または構成部品の状態にも拘らず、さらには必要
な改良や調整をすることなく、所要のブースト電圧を与
えることである。
【０００７】
【実施例】図１では、ブースタは全体として１で示して
おり、電圧ＶＤＤが与えられブーストライン３に供給さ
れるブースト電圧Ｖｂｏｏｓｔを発生するチャージポン
プ２と、電源電圧ＶＤＤの最小動作値より小さい固定で
温度的に安定した基準電圧ＶＲＥＦを発生する基準ソー
ス４と、ブーストライン３に接続されＶｂｏｏｓｔに比
例した電圧Ｖ１を発生する電圧デバイダ５と、基準ソー
ス４と電圧デバイダ５とに入力が接続されＶＲＥＦとＶ
１との比較の結果によりｏｎ／ｏｆｆ信号ＣＬを供給す
るチャージポンプ２にその出力が接続されている差動増
幅器６とを備えている。
【０００８】ブースタ１には、さらに、低電力動作後の
Ｖｂｏｏｓｔの増加を加速するために、ブーストライン
３に接続されたブースト回路７と、ブーストライン３に
接続されこのブーストラインの電圧を制限するためのリ
ミッタ８と、信号ＣＬが印加されかつＶｂｏｏｓｔが安
定状態の値に達したことを示す出力信号を発生する安定
状態値インジケータ９と、上述した回路２、４〜９用の
信号を発生し、低電力動作の間、全ての回路の消費電力
を減少させるリセット回路または低電力動作回路１０と
を備えている。
【０００９】より詳細には、差動増幅器６はライン３上
のＶｂｏｏｓｔをモニタし、その電圧の分割値を基準電
圧ＶＲＥＦと比較し、Ｖｂｏｏｓｔの値によりチャージ
ポンプをオンまたはオフするためのものである。
【００１０】ブースタ１が低電力モード（この場合Ｖ
ｂｏｏｓｔはネイティブトランジスタ、すなわち低閾値
トランジスタ、の閾値電圧の２倍より低い電源電圧Ｖ
ＤＤに等しい）として動作するとすぐ、ブースト回路７
は動作し、ブーストライン３をＶＤＤに等しい電圧につ
なぎ、Ｖｂｏｏｓｔの増加を加速させ、接続されている
高い容量性の負荷によるライン３の不動作をなくす。
【００１１】リミッタ８はＶｂｏｏｓｔの過大な増加を
避けるために設けられている。実際、チャージポンプ２
の動作の間、チャージポンプの大電力により、Ｖ
ｂｏｏｓｔは要求される値を越える可能性があるが、こ
れを避けるため、直列接続されたダイオードからなるリ
ミッタ８は、ブーストライン３を接地方向に放電し、Ｖ
ｂｏｏｓｔがさらに増大するのを防ぐ。リミッタ８の動
作電圧は、信号ＳＳにより示されかつ以下に説明するよ
うに、チャージポンプの動作中、変化する。
【００１２】チャージポンプ２は、適当な形態で構成さ
れておりその特別な回路は図示していないが、第１のフ
ェイズが接地電位に対し電源電圧に関係する値までコン
デンサを充電することからなり第２のフェイズが制御ス
イッチにより接地電位に対しコンデンサをプルアップす
ることからなる２つのフェイズを交互に切り替え、さら
に、出力電圧が電源電圧より大きくなるように出力ライ
ンにこのコンデンサを接続する公知の原理に基づくもの
である。チャージポンプ２は、差動増幅器６により発生
する論理信号ＣＬにより、オン、オフされ、消費電力を
減少するためリセット回路１０によりオフにされる。図
示していない方法では、更なる制御信号に対して、例え
ば、アドレス読み出しの間等の、ブースタが一体化され
ている不揮発性メモリの所定の動作段階の間、チャージ
ポンプ２をデセーブルにすることが行なわれる。
【００１３】以下詳細な説明を、ブースタ１の回路３〜
１０について、図２〜図６を参照して行う。
【００１４】図２は、ブースタ１の低電力動作を制御す
るリセット回路１０の回路図を示している。回路１０に
は、リセット信号として以下に記載する外部低電力動作
リクエスト信号ＤＰが供給される入力１５がある。入力
１５は直列接続された３つのインバータ１６〜１８に接
続され、インバータ１６の出力（ノード１９）は反転さ
れたリセット信号ＤＰＮを発生し、インバータ１８の出
力（ノード２０）は第２の反転されたリセット信号ＤＰ
Ｒを発生する。ＮＯＲ回路２１には入力１５とインバー
タ１８の出力とに接続された２つの入力があり、通常は
ローの出力信号ＤＰＣを発生しているが（ノード２
２）、インバータ１６〜１８が直列接続されている結果
である、信号ＤＰＲの切り替えの際のＤＰに対する若干
の遅れにより、リセット信号ＤＰがローに切り替わる時
に短いパルスＤＰＣを発生させる。
【００１５】信号ＤＰＮが供給されるノード１９は、第
２の直列のインバータ２４〜２６に接続され、これらイ
ンバータの出力は遅延線を発生するためのコンデンサ２
７〜２９にそれぞれ接続されており、さらにインバータ
２６の出力は出力信号ＤＰＳを（ノード３１で）発生す
るインバータ３０にも接続されている。ＮＡＮＤ回路３
２は、ノード１９及びインバータ２６の出力にそれぞれ
接続された２つの入力とインバータ３３に接続された出
力とを有している。インバータ３３の出力（ノード３
４）における信号ＯＳは、従って通常はローであるが、
信号ＤＰＣのように、リセット信号ＤＰがローに切り替
わる時にハイパルスを提供する。この分岐において、Ｏ
Ｓ信号パルスの持続期間は、電源電圧ＶＤＤの値に応じ
て既知の方法で定められ、より特定的にはＶＤＤに逆比
例する。電源電圧ＶＤＤが高い（６Ｖを越える）場合、
図４を参照してより詳細に後述する理由から、パルスの
持続期間は実質上ゼロになる。
【００１６】図３は、差動増幅器６、デバイダ５および
基準ソース４の回路図である。差動増幅器６は、一対の
Ｎチャネルのネイティブトランジスタ３８及び３９から
構成される。これらのトランジスタは、ノード４０に接
続されたソース端子と、増幅器６の入力ノード４１及び
４２を規定するゲート端子と、ダイオード接続されてい
るＰチャネルのバイアストランジスタ４３及び４４のド
レイン端子にそれぞれ接続されているドレイン端子とを
有している。トランジスタ４３、４４は、互いに接続さ
れたゲート端子と、電源ラインＶＤＤに接続されている
ソース端子とを有している。ノード４０は、Ｎチャネル
のネイティブトランジスタ４５のドレイン端子に接続さ
れており、そのゲート端子はノード４１とコンデンサ４
６の一方の端子とに接続されている。コンデンサ４６の
他方の端子とトランジスタ４５のソース端子とは接地さ
れている。
【００１７】バイアストランジスタ４３と並列にＮチャ
ネルのトランジスタ４７が接続されているが、このトラ
ンジスタ４７はラインＶＤＤとトランジススタ３８のド
レイン端子６６の間に接続されており、そのゲート端子
は信号ＤＰＣ（図２）の供給されるノード４８に接続さ
れている。ノード４８は基準ソース４の一部を形成する
Ｎチャネルのネイティブトランジスタ４９のゲート端子
にも接続されており、このトランジスタ４９のドレイン
およびソース端子はそれぞれノード４１とダイオード接
続されかつソース端子が接地されているＮチャネルトラ
ンジスタ５０とに接続されている。
【００１８】ノード４１は、さらに、ゲート端子がノー
ド５２に接続されかつソース端子がＮチャネルトランジ
スタ５３を通って接地されているＮチャネルトランジス
タ５１のドレイン端子に接続されている。トランジスタ
５３のゲート端子は、信号ＤＰＮ（図２）が供給される
ノード５４を規定している。ノード５２は、抵抗５５を
通って電源ラインに、さらにダイオード接続されたＮチ
ャネルのネイティブトランジスタ５６を通ってノード４
１に接続されている。ノード５２は、さらに、ゲートが
接地されドレイン端子がＮチャネルのネイティブトラン
ジスタ５８に接続されているＰチャネルのネイティブト
ランジスタ５７のソース端子に接続されている。トラン
ジスタ５８のゲート端子は信号ＤＰＮを受けるようにな
されており、さらにソース端子は接地されている。ネイ
ティブトランジスタ５７の基板はトランジスタ５７自体
のソース端子と、ソース、ゲート、およびドレインの各
端子が接地されておりこれによりノード５２で電圧の遷
移をスムーズにする静電容量として作用しているＰチャ
ネルのネイティブトランジスタ６０の基板とに接続され
ている。
【００１９】デバイダ５は、ブーストライン３とグラン
ドとの間に直列接続された第１および第２の抵抗６３お
よび６４を有する抵抗デバイダの形をしている。Ｎチャ
ネルのネイティブトランジスタ６５は、ドレイン端子が
（ブーストライン３に接続された）抵抗６３に接続さ
れ、ソース端子が抵抗６４とノード４２とに接続され、
ゲート端子には信号ＤＰＮが供給されている。
【００２０】ノード６６によって規定される差動増幅器
６の出力は、インバータ６７の入力に接続され、このイ
ンバータの出力は信号ＣＬの現れるノード６８を形成し
ている。ノード６８は、さらに、Ｐチャネルのトランジ
スタ６９を通って電源ラインＶＤＤに接続されており、
そのゲート端子には信号ＤＰＮ（図２）が供給されてい
る。
【００２１】図３の回路は、ノード４２の電圧Ｖ１を、
基準ソース４により発生しかつ通常動作の間はダイオー
ド動作トランジスタ５６および５７により発生する電圧
に等しい電圧ＶＲＥＦと比較する。この状態では、実際
に、ＤＰＮはトランジスタ５８をオンするように高く、
これにより、接地されたゲート端子を有しダイオードと
して動作するトランジスタ５７のドレイン端子が接地さ
れる。このフェーズではトランジスタ５３もオンとな
り、従ってノード４１をバイアスし、通常動作の間何ら
かの理由で電源電圧ＶＤＤが低下した時にフローティン
グを続けることを避けるため設けられた高抵抗のトラン
ジスタ５１が長い間接地され、ダイオードトランジスタ
５６はオフとなる。トランジスタ５１は、さらに、基準
電圧ＶＲＥＦが何らかの理由で所定の値を越えれば、こ
の基準電圧ＶＲＥＦを放電させる。
【００２２】通常動作の間、信号ＤＰＣがローで、従っ
てトランジスタ４９、５０、４７はオフであり、増幅器
６の出力（ノード６６）は電圧Ｖ１とＶＲＥＦとの比較
によってハイまたはローのレベルを示すが、このレベル
はインバータ６７で反転されＶ１＜ＶＲＥＦの時ハイ、
逆の時ローである信号ＣＬを与え、さらに、信号ＤＰＳ
がハイであるのでトランジスタ６９はオフとなる。
【００２３】リセット（低電力）モードでは、信号ＤＰ
Ｎ、ＤＰＳおよびＤＰＣがローであり、従ってトランジ
スタ５８、５３、６５がオフとなり、トランジスタ４
７、４９がオフ状態を継続し、ノード４１が抵抗５５に
よって電源電圧にバイアスされ、デバイダ５がオフとな
り、ノード４２が抵抗６４によって接地され、信号ＣＬ
がオンとなったトランジスタ６９によりハイを維持す
る。
【００２４】既に述べたように、リセット信号ＤＰがロ
ーに切り替わる時に、信号ＤＰＣは、トランジスタ４７
および４９を短時間オンにする正のパルスを供給する。
従って、以前ローであったノード６６は、ＶＤＤからト
ランジスタ４７での電圧降下（大きい電圧降下が現れる
ようにされている）を差し引いた中間のレベルになり、
さらに、ノード４１はトランジスタ４９および５０を介
してローとなる。差動増幅器６は、これにより、トラン
ジスタ５８がオンの時に達する動作状態となることを介
助される。同様に、デバイダ５も、信号ＤＰＮが切り替
わると動作状態となる。
【００２５】図４はコンデンサ７５を備えたブースト回
路７の詳細を示しており、コンデンサの一方の端子はパ
ルス信号ＯＳが供給される入力ノード７６を規定してお
り、他方の端子はダイオード接続されたＮチャネルのネ
イティブトランジスタ７８を通って電源ラインＶＤＤに
接続されたノード７７を規定している。ノード７７は、
さらに、ドレイン端子が電源ラインＶＤＤに接続されか
つソース端子がブーストライン３に接続されたＮチャネ
ルのネイティブトランジスタ７９のゲート端子に接続さ
れている。
【００２６】ブースト回路７は次の様に動作する。既に
述べたように、ＯＳ信号は、リセット信号ＤＰがローに
切り替わる時に発生するハイパルスの場合を除いて、通
常はローである。低電力動作モードでは、ノード７７
は、端子間にドロップ電圧ＶＴを与えるダイオードトラ
ンジスタ７８を通って電源ラインＶＤＤに接続されてお
り、入力７６はローである。従って、コンデンサ７５は
ＶＤＤ−ＶＴの電圧に充電され、トランジスタ７９はオ
ンとなりソース−ゲート電圧ドロップＶＴを与え、それ
故に、ＶｂｏｏｓｔはＶＤＤ−２ＶＴの値に維持され
る。リセット信号がローに切り替わる時にＯＳ信号の正
のパルスが来ることにより、ノード７６はほぼＶＤＤに
等しい値まで上がるので、ノード７７はＶＤＤ＋（Ｖ
ＤＤ−ＶＴ）＝２ＶＤＤ−ＶＴ、即ちノード７６での電
圧とコンデンサ７５のドロップ電圧との和となり、トラ
ンジスタ７９のソース端子（従ってライン３上のＶ
ｂｏｏｓｔ）は、電圧ＶＤＤに向かう。実際の場合、Ｖ
ｂｏｏｓｔは、ブーストライン３上の負荷によりＶＤＤ
に達しないが、ＶＤＤに向かって勢いよく加速する。
【００２７】ブースト回路７が動作を継続する時間の長
さは明らかにＯＳ信号パルスの持続期間により左右さ
れ、ＶＤＤに逆比例する。ＶＤＤが増加すると、ＶＤＤ
の値が６Ｖを越える時にブースト回路７が実際にはオフ
となるように、このブースト回路７の動作時間は減少す
る（このような状態では、低電力動作モードであって
も、Ｖｂｏｏｓｔが既に４Ｖを越えた高いレベルである
ので、実際には、この回路の動作は不必要である）。
【００２８】Ｖｂｏｏｓｔが定常状態値となった時、電
源電圧ＶＤＤが低いとトランジスタ７９はデセーブルさ
れ、従ってブーストライン３から電源ラインが分離され
る。逆の場合、トランジスタ７９は、ブーストライン３
を電源ラインに接続する。
【００２９】図５は、既に述べたがチャージポンプ２の
動作により設定された上限値を越える時にＶｂｏｏｓｔ
を制限するために設けられているリミッタ８の回路図を
示している。リミッタ８は、ブーストライン３とグラン
ドとの間に直列接続された多数のＮチャネルのトランジ
スタ８３〜８９を備えている。より詳細には、トランジ
スタ８３〜８６、８８、および８９はダイオード接続さ
れているが、トランジスタ８７はスイッチとして動作
し、そのゲート端子にはリセット回路１０により発生す
る反転したリセット信号ＤＰＮから成る制御信号が供給
されている。トランジスタ８４のドレイン端子とトラン
ジスタ８５のソース端子とはそれぞれＮチャネルのトラ
ンジスタ９０のドレインおよびソース端子に接続されて
おり、そのドレイン端子はフィルタ回路９１の出力信号
により制御されている。
【００３０】フィルタ回路９１は、チャージポンプ２
（図１）により発生せしめられかつＳＳ信号が供給され
る入力９３を有している。このＳＳ信号は、チャージポ
ンプの動作の間所定の周波数で発振し、チャージポンプ
がオフの時にハイ論理レベルとなる。入力９３は、ＮＡ
ＮＤ回路９４の第１の入力９８に直接接続され、２つの
インバータ９５および９６の直列接続を介してＮＡＮＤ
回路９４の第２の入力（ノード９９）に接続されてい
る。インバータ９５の出力とインバータ９６の入力との
間のノードは、他方の端子が接地されたコンデンサ９７
の一方の端子に接続されている。インバータ９５および
９６並びにコンデンサ９７は、ＳＳ信号のハイからロー
への切り替えを早く、しかもローからハイへの切り替え
をゆっくり行なうため非対称遅延線を形成するようにさ
れており、これによりＳＳ信号が発振を始めると、ＮＡ
ＮＤ回路９４のノード９９の信号はローに切り替わりＳ
Ｓ信号の発振が止まるまでその状態を維持する。ＳＳ信
号の発振が止まると、一定量の遅延の後、ノード９９の
信号は切り替わってハイに戻る。
【００３１】従って、ポンプがオフである限り（Ｖ
ｂｏｏｓｔが安定状態値または低電力動作モード）、信
号ＳＳおよびノード９９の信号はハイであり、これによ
りＮＡＮＤ回路９４の出力はローであり、トランジスタ
９０はオフのままである。もし同時にブースタ１が低電
力動作モードであるならば（ＤＰ信号がハイでＤＰＮが
ロー）、トランジスタ８７もオフであり、一連のダイオ
ード８３〜８６、８８、および８９はオフとなり、リミ
ッタ８はデセーブルとなる。逆に、ブースタ１が通常の
動作モードであれば（ＤＰがロー、ＤＰＮがハイ）、一
連のダイオード８３〜８９はブーストライン３に接続さ
れ、Ｖｂｏｏｓｔがダイオード８３〜８６、８８、およ
び８９により設定される値を越えないようになされ、各
ダイオードの閾値電圧の６倍に等しくなる。
【００３２】チャージポンプ２が動作すると直ちに、Ｓ
Ｓ信号が発振を開始し、ノード９９はローに切り替わ
り、ＮＡＮＤ回路９４の出力はハイに切り替わり、ダイ
オードトランジスタ８４および８５をバイパスするトラ
ンジスタ９０がオンとなる。このフェイズでは、従っ
て、リミッタ８の（定格）動作電圧は４つのみのダイオ
ード（８３、８６、８８、８９）の閾値電圧の合計によ
り定められる。これは次の２つの点において好都合であ
る。第１には、充電が非常に早く、それ故チャージポン
プ２により行なわれるＶｂｏｏｓｔの値の増加が早い点
であり、第２には、その定格動作電圧を下げることな
く、Ｖｂｏｏｓｔが所要の最大値をかなり越えるのを防
止することに失敗するリミッタ８の慣性（ダイオードが
完全に導通となるときの遅延）が少ない点である。逆
に、ポンプ２の動作の間リミッタ８の定格動作電圧を下
げることにより、Ｖｂｏｏｓｔの増加が激しくしかもダ
イオード８３、８４、８８、および８９の動作がのろい
場合でも、Ｖｂｏｏｓｔが設定された定格値を越えるこ
とを安全に防止することができる。
【００３３】図６に示すように、回路９は、その出力が
Ｖｂｏｏｓｔが低電力動作モードから安定状態値に切り
替わる時に第１の論理レベルに切り替わり、低電力動作
モードの時に第２の論理レベルにリセットされるフリッ
プフロップから実質的に構成されている。
【００３４】より詳細には、回路９は、第１のＮＡＮＤ
回路１０５を備えており、このＮＡＮＤ回路の有する２
つの入力は、回路９の入力ノード１０４（反転されたリ
セット信号ＤＰＲが加えられている）とトランジスタ１
０７〜１１０から成る第２のＮＡＮＤ回路１０６の出力
とにそれぞれ接続されている。トランジスタ１０７は、
Ｐチャネルのネイティブトランジスタであり、電源ライ
ンＶＤＤに接続されたソース端子と、ＮＡＮＤ回路１０
６の出力ノード１１３を規定するドレイン端子と、ＮＡ
ＮＤ回路１０５の出力（ノード１１４）に接続されゲー
ト端子とを有している。トランジスタ１０８は、Ｎチャ
ネルタイプであり、ノード１１３に接続されたドレイン
端子と、ノード１１４に接続されたゲート端子と、トラ
ンジスタ１０９のドレイン端子に接続されたソース端子
とを有している。トランジスタ１０９は、Ｎチャネルタ
イプであり、接地されたソース端子と、チャージポンプ
イネーブル信号ＣＬが供給される回路９の入力ノード１
１５に接続されたゲート端子とを有している。
【００３５】ノード１１５は、さらに、Ｐチャネルのネ
イティブトランジスタ１１０のゲート端子に接続されて
いる。このトランジスタ１１０は、電源ＶＤＤに接続さ
れたソース端子とノード１１３に接続されたドレイン端
子とを有している。
【００３６】ノード１１４は第１のインバータ１１６の
入力に接続され、このインバータの出力には論理信号Ｆ
が現れる。ノード１１３は第２のインバータ１１７の入
力に接続されており、このインバータの出力には論理信
号ＦＮが現れる。
【００３７】ＮＡＮＤ回路１０６は１０５と同様であ
り、そのＰチャネルのトランジスタはＰチャネルのネイ
ティブトランジスタと置き換えられている。
【００３８】回路９は次の様に動作する。低電力動作モ
ードにおいて、信号ＤＰＲはロー、信号ＣＬはハイ（Ｄ
ＰＳがローである図２を参照）、ノード１１４はハイ、
トランジスタ１０７および１１０はオフ、トランジスタ
１０８および１０９はオン、ノード１１３はロー、信号
ＦおよびＦＮはそれぞれＶｂｏｏｓｔは定常状態値にな
いことを示すローおよびハイである。低電力動作モード
の終わりで、信号ＣＬが切り替わるまで、信号ＤＰＲは
回路９に影響を及ぽすことなくハイに切り替わる。
【００３９】図３に関連して既に説明した様に、ＣＬ
は、Ｖｂｏｏｓｔが定常状態値に達するとローに切り替
わるが、この場合、トランジスタ１０９はオフであり、
トランジスタ１１０はオンであり、従ってノード１１３
がハイに切り替えり、ＮＡＮＤ回路１０５が切り替わ
り、その出力ノード１１４がローに切り替わり、トラン
ジスタ１０８をオフにし、トランジスタ１０７をオンに
し、Ｖｂｏｏｓｔが定常状態であることを示すべく出力
信号Ｆがハイに切り替わり、信号ＦＮがローに切り替わ
る。
【００４０】回路９は、信号ＤＰＲがローに切り替わり
（低電力動作モード）、信号ＣＬが再びハイに切り替わ
るとリセットされる。
【００４１】本発明によるブースタの利点は次の通りで
ある。第１に、Ｖｂｏｏｓｔの値を正しく制御すること
ができ、電源電圧に基づいて電力および／またはチャー
ジポンプの動作時間を調整する必要がない。これは、チ
ャージポンプのオン／オフの動作が実際にＶｂｏｏｓｔ
の値と所要の定常状態値と比較することにより制御され
る閉ループであることによる。
【００４２】さらに、ブースタは、非常に低い電源電圧
でも正確に働く。これは、低い基準電圧を発生し、さら
にこの電圧とＶｂｏｏｓｔ電圧の適当な分割値とを比較
するからである。
【００４３】本発明のブースタによれば、定常状態のＶ
ｂｏｏｓｔの値を急速に得、さらに低電力から定常状態
の動作に急速に切り替えられる。これは、過渡的な再活
性化状態が行なわれかつ加速される本発明の特徴とする
構成のためである。
【００４４】制御回路に自己調整機能があるため、予知
しがたい状態が発生してもこのブースタにより高度の信
頼性が得られる。このため、Ｖｂｏｏｓｔの値が極めて
低い場合でもチャージポンプが動作開始を保証でき、さ
らにＶｂｏｏｓｔの値が所要の上限値を越えることが防
止される。
【００４５】本発明の範囲から逸脱することなくすでに
記載し図示したブースタに変更を行なうことができるこ
とは明らかである。特に、図１のブロックは、図２〜図
６に示すようなもの以外でも構成できる。即ち、ブース
タは、チャージポンプ部分およびＶｂｏｏｓｔの値を所
定の範囲に保つ閉ループ制御のポンプの部分から成る、
図１に比較してより多くのまたは少ないブロックで構成
でき、トランジスタは他の異なるチャネルタイプまたは
技術で置き換えることができる。
【図面の簡単な説明】
【図１】本発明による電圧ブースタのブロック図であ
る。
【図２】図１のブロックの回路図である。
【図３】図１のブロックの回路図である。
【図４】図１のブロックの回路図である。
【図５】図１のブロックの回路図である。
【図６】図１のブロックの回路図である。
【符号の説明】
１ ブースタ ２ チャージポンプ ３ ブーストライン ４ 基準ソース ５ 電圧デバイダ ６ 差動増幅器 ７ ブースト回路 ８ リミッタ ９ インジケータ １０ 低電力動作回路 １５、９３ 入力 １６、１７、１８、２４、２５、２６、３０、３３、９
５、９６、１１３、１１４、１１５ インバータ １９、２０、２２、３１、４０、４８、５２、５４、６
６、６８、７６、７７、９９、１１３、１１４、１１５
ノード ２１ ＮＯＲ回路 ２７、２８、２９、４６、７５、９７ コンデンサ ３２、９４、１０５、１０６ ＮＡＮＤ回路 ３８、３９、４９、５６、５８、６５、７８、７９ Ｎ
チャネルネイティブトランジスタ ４１、４２、７６、１０４ 入力ノード ４３、４４ Ｐチャネルバイアストランジスタ ４５、７９、８３、８４、８５、８６、８７、８８、８
９、１０７、１０８、１０９、１１０ トランジスタ ５０、５１、５３、９０ Ｎチャネルトランジスタ ５５、６３、６４ 抵抗 ５７、６０、６９、 Ｐチャネルネイティブトランジス
タ ９１ フィルタ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シルビア パドアン イタリー国， リミニ 47037 ビア サン ベルナルド， 35番地 (72)発明者 カーラ マリア ゴッラ イタリー国， サン ジョバンニ セス ト 20099 ビア ベッカーリア， ５ 番地 (56)参考文献 特開 昭59−186200（ＪＰ，Ａ) 特開 平５−28786（ＪＰ，Ａ) 国際公開93／5513（ＷＯ，Ａ)

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 ブースト電圧（Ｖｂｏｏｓｔ）を有する
    ブーストライン（３）に接続された出力を有するチャー
    ジポンプ回路（２）を備えた電圧ブースタ（１）であっ
    て、前記チャージポンプ回路（２）および前記ブースト
    ライン（３）に接続されており、前記ブースト電圧（Ｖ
    ｂｏｏｓｔ）の値が所定の限界値より高い時にイネーブ
    ル信号（ＣＬ）を所定の限界値より低い時にデセーブル
    信号（ＣＬ）をそれぞれ発生するイネーブル手段（４〜
    ６）と、低電力動作が終わった時に第１のイネーブルパ
    ルス（ＯＳ）を発生する第１のイネーブルパルス発生手
    段（２４〜３３）と、該第１のイネーブルパルス発生手
    段から印加される前記第１のイネーブルパルス（ＯＳ）
    に応答して前記ブースト電圧（Ｖｂｏｏｓｔ）を所望電
    圧値に直ちに立ち上げるブースタ手段（７）とを備えて
    いることを特徴とする電圧ブースタ。
  2. 【請求項２】 前記イネーブル手段（４〜６）が、基準
    電圧（ＶＲＥＦ）を発生する基準ソース（４）と、前記
    ブースト電圧（Ｖｂｏｏｓｔ）に関連のある値（Ｖ１）
    を前記基準電圧と比較する比較手段（６）とを備えてい
    ることを特徴とする請求項１に記載のブースタ。
  3. 【請求項３】 前記イネーブル手段（４〜６）が、前記
    ブーストライン（３）に接続されさらに前記比較手段
    （６）に接続された中間タップ端子（４２）を有する電
    圧デバイダ（５）を備えていることを特徴とする請求項
    ２に記載のブースタ。
  4. 【請求項４】 前記基準ソース（４）が、ダイオード手
    段（５６、５７）を備えていることを特徴とする請求項
    ２または３に記載のブースタ。
  5. 【請求項５】 前記比較手段（６）が、差動増幅器を備
    えていることを特徴とする請求項２から５のいずれか１
    項に記載のブースタ。
  6. 【請求項６】 前記イネーブル手段（４〜６）が、第１
    および第２の基準電位ライン（ＶＤＤ、グランド）の間
    に設けられており、さらに、低電力動作を示す制御信号
    （ＤＰＮ）が供給される制御入力を有しており該制御信
    号を受けた時に前記第１および第２の基準電位ライン間
    の電気的導通を断絶する第１の切り替え手段（５３、５
    ８、６５）を備えていることを特徴とする請求項２から
    ５のいずれか１つに記載のブースタ。
  7. 【請求項７】 前記比較手段（６）が、基準入力（４
    １）と、出力（６６）と、前記低電力動作の終わった時
    に第２のイネーブルパルス（ＤＰＣ）を発生する第２の
    イネーブルパルス発生手段（１６〜２１）と、前記第２
    のイネーブルパルス発生手段に接続された第１のイネー
    ブル入力（４８）および前記第２のイネーブルパルス
    （ＤＰＣ）を受けた時に前記出力（６６）を直ちにバイ
    アスするために前記出力（６６）に接続された第１のバ
    イアス端子を有する第１のバイアス手段（４７）と、前
    記第２のイネーブルパルス発生手段（１６〜２１）に接
    続された第２のイネーブル入力（４８）および前記第２
    のイネーブルパルス（ＤＰＣ）を受けた時に前記基準入
    力（４１）を直ちにバイアスするために前記基準入力
    （４１）に接続された第２のバイアス端子を有する第２
    のバイアス手段（４９、５０）とを備えていることを特
    徴とする請求項６に記載のブースタ。
  8. 【請求項８】 前記ブースタ手段（７）が、前記第１の
    イネーブルパルス発生手段に接続された入力（７６）お
    よび前記ブーストライン（３）に接続された出力を有し
    ていることを特徴とする請求項１から７のいずれか１項
    に記載のブースタ。
  9. 【請求項９】 前記ブースタ手段（７）が、前記第１の
    イネーブルパルス発生手段（２４〜３３）に接続された
    第１のブースタ端子（７６）、および第２の切り替え手
    段（７８）を介して第１の基準電位ライン（ＶＤＤ）に
    第３の切り替え手段（７９）を介して前記ブーストライ
    ン（３）にそれぞれ接続された第２のブースト端子（７
    ７）を有するコンデンサ手段（７５）と、前記第１のイ
    ネーブルパルス（ＯＳ）を受けた時に前記第１の基準電
    位ラインから前記第２のブースト端子（７７）を分離す
    る前記第２の切り替え手段（７８）と、少なくとも低電
    力動作状態で前記第１の基準電位ラインに前記ブースト
    ラインを接続しおよび前記第１のイネーブルパルスが存
    在する時に前記第２のブースト端子（７７）に前記ブー
    ストラインを接続する第３の切り替え手段（７９）とを
    備えていることを特徴とする請求項８に記載のブース
    タ。
  10. 【請求項１０】 前記ブーストライン（３）と第２の基
    準電位ライン（グランド）との間に設けられた電圧リミ
    ッタ（８）を備えていることを特徴とする請求項１から
    ９のいずれか１項に記載のブースタ。
  11. 【請求項１１】 前記電圧リミッタが、互いに直列接続
    された多数のダイオードエレメント（８３〜８６、８
    ８、８９）を備えていることを特徴とする請求項１０に
    記載のブースタ。
  12. 【請求項１２】 前記電圧リミッタ（８）が、制御端子
    および所定の前記ダイオードエレメント（８４、８５）
    に接続されたバイパス端子を有するバイパスエレメント
    （９０）を備えており、前記制御端子は、ポンプ動作信
    号（ＳＳ）を受けた時に前記所定のダイオードエレメン
    ト（８４、８５）をバイパスするように、前記チャージ
    ポンプ回路（２）に接続されておりかつ前記ポンプ動作
    信号（ＳＳ）が供給されるようになされていることを特
    徴とする請求項１１に記載のブースタ。
  13. 【請求項１３】 前記電圧リミッタ（８）が、低電力動
    作を示す制御信号（ＤＰＮ）が供給される制御入力を有
    しており前記制御信号を受けた時に前記ブーストライン
    （３）と前記第２の基準電位ライン（グランド）との間
    の電気的導通を断絶する第４の切り替え手段（８７）を
    備えていることを特徴とする請求項１１または１２に記
    載のブースタ。
  14. 【請求項１４】 前記イネーブル手段（４〜８）に接続
    されており前記ブースト電圧（Ｖｂｏｏｓｔ）の定常状
    態値を示す論理信号（Ｆ）を発生する定常状態インジケ
    ータ回路（９）を備えていることを特徴とする請求項１
    から１３のいずれか１項に記載のブースタ。
JP33746394A 1993-12-28 1994-12-28 不揮発性メモリ用電圧ブースタ Expired - Fee Related JP2638533B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT93830525.7 1993-12-28
EP93830525A EP0661795B1 (en) 1993-12-28 1993-12-28 Voltage booster, particularly for nonvolatile memories

Publications (2)

Publication Number Publication Date
JPH07326194A JPH07326194A (ja) 1995-12-12
JP2638533B2 true JP2638533B2 (ja) 1997-08-06

Family

ID=8215288

Family Applications (1)

Application Number Title Priority Date Filing Date
JP33746394A Expired - Fee Related JP2638533B2 (ja) 1993-12-28 1994-12-28 不揮発性メモリ用電圧ブースタ

Country Status (4)

Country Link
US (1) US5768115A (ja)
EP (1) EP0661795B1 (ja)
JP (1) JP2638533B2 (ja)
DE (1) DE69312305T2 (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69518826T2 (de) * 1995-04-14 2001-02-22 St Microelectronics Srl Spannungserhöhungsschaltung zur Erzeugung eines annähernd konstanten Spannungspegels
US5708387A (en) * 1995-11-17 1998-01-13 Advanced Micro Devices, Inc. Fast 3-state booster-circuit
US5797110A (en) * 1995-11-17 1998-08-18 Eaton Corporation Engine torque control
EP0800259B1 (en) * 1996-03-29 2001-10-17 STMicroelectronics S.r.l. Standby voltage boosting stage and method for a memory device
KR100244465B1 (ko) * 1997-04-21 2000-02-01 김영환 동기식 승압전압 발생기
US5847946A (en) * 1997-12-15 1998-12-08 Pericom Semiconductor Corp. Voltage booster with pulsed initial charging and delayed capacitive boost using charge-pumped delay line
US5946204A (en) * 1997-12-15 1999-08-31 Pericom Semiconductor Corp. Voltage booster with reduced Vpp current and self-timed control loop without pulse generator
JPH11219596A (ja) * 1998-02-03 1999-08-10 Nec Corp 半導体装置の電源回路
US6271715B1 (en) * 1998-02-27 2001-08-07 Maxim Integrated Products, Inc. Boosting circuit with supply-dependent gain
US6002599A (en) * 1998-04-22 1999-12-14 Industrial Technology Research Institute Voltage regulation circuit with adaptive swing clock scheme
TW504887B (en) * 1998-10-20 2002-10-01 Hitachi Eng Co Ltd Voltage booster circuit apparatus and control method therefor
JP2000276893A (ja) 1999-03-23 2000-10-06 Nec Corp ブースト回路
US6188274B1 (en) 1999-06-04 2001-02-13 Sharp Laboratories Of America, Inc. Bootstrap capacitor power supply for low voltage mobile communications power amplifier
US6275096B1 (en) * 1999-12-14 2001-08-14 International Business Machines Corporation Charge pump system having multiple independently activated charge pumps and corresponding method
KR100351932B1 (ko) * 2000-05-30 2002-09-12 삼성전자 주식회사 반도체 메모리 장치의 전압 감지 회로
US6614210B2 (en) * 2001-12-18 2003-09-02 Intel Corporation Variable voltage source for a flash device operating from a power-supply-in-package (PSIP)
US7259480B2 (en) * 2002-11-29 2007-08-21 Sigmatel, Inc. Conserving power of a system on a chip using an alternate power source
CA2558230A1 (en) * 2004-03-17 2005-09-29 Kennecott Utah Copper Corporation Monitoring electrolytic cell currents
US7470356B2 (en) * 2004-03-17 2008-12-30 Kennecott Utah Copper Corporation Wireless monitoring of two or more electrolytic cells using one monitoring device
EP1917715A2 (en) * 2005-07-22 2008-05-07 Nanopower Technologies, Inc. High sensitivity rfid tag integrated circuits
WO2007120131A1 (en) * 2006-04-18 2007-10-25 Semiconductor Components Industries, L.L.C. Method for regulating a voltage and circuit therefor
US20070284262A1 (en) * 2006-06-09 2007-12-13 Eugene Yanjun You Method of Detecting Shorts and Bad Contacts in an Electrolytic Cell
US8068356B2 (en) * 2008-05-28 2011-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Low power one-shot boost circuit
JP5718067B2 (ja) * 2011-01-17 2015-05-13 ラピスセミコンダクタ株式会社 昇圧システム、診断方法、及び診断プログラム
JP6043668B2 (ja) * 2013-03-27 2016-12-14 株式会社半導体エネルギー研究所 半導体装置、半導体装置の駆動方法
CN106571796B (zh) * 2015-10-09 2019-07-02 中芯国际集成电路制造(上海)有限公司 上电复位电路和方法
FR3059166B1 (fr) * 2016-11-18 2018-12-07 Blue Solutions Systeme d'equilibrage global analogique pour un ensemble de dispositifs de stockage d'energie electrique par effet capacitif, module de stockage rechargeable, vehicule et installation electriques comprenant un tel systeme.
US11190182B2 (en) * 2017-02-13 2021-11-30 Skyworks Solutions, Inc. Control circuitry for silicon-on-insulator chip
US10811952B2 (en) * 2018-09-05 2020-10-20 Cypress Semiconductor Corporation Systems, methods, and devices for fast wakeup of DC-DC converters including feedback regulation loops
CN110851391B (zh) * 2019-10-31 2021-04-13 中国航发南方工业有限公司 数据存储装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5760711A (en) * 1980-09-29 1982-04-12 Seiko Epson Corp Differential amplifier
JPS5950556A (ja) * 1982-09-16 1984-03-23 Nippon Telegr & Teleph Corp <Ntt> 相補型論理集積回路装置
US4481566A (en) * 1983-04-04 1984-11-06 International Business Machines Corporation On chip charge trap compensated high voltage converter
JPS61100010A (ja) * 1984-10-23 1986-05-19 Sony Corp Ｆｅｔ回路
US4769784A (en) * 1986-08-19 1988-09-06 Advanced Micro Devices, Inc. Capacitor-plate bias generator for CMOS DRAM memories
US4752699A (en) * 1986-12-19 1988-06-21 International Business Machines Corp. On chip multiple voltage generation using a charge pump and plural feedback sense circuits
IT1225608B (it) * 1988-07-06 1990-11-22 Sgs Thomson Microelectronics Regolazione della tensione prodotta da un moltiplicatore di tensione.
US5059815A (en) * 1990-04-05 1991-10-22 Advanced Micro Devices, Inc. High voltage charge pumps with series capacitors
US5029269A (en) * 1990-04-12 1991-07-02 Rockwell International Corporation Delayed power supply overvoltage shutdown apparatus
US5168174A (en) * 1991-07-12 1992-12-01 Texas Instruments Incorporated Negative-voltage charge pump with feedback control
JP3372556B2 (ja) * 1991-07-23 2003-02-04 株式会社日立製作所 半導体集積回路
US5526253A (en) * 1993-09-22 1996-06-11 Advanced Micro Devices, Inc. Low power voltage boost circuit with regulated output
US5394320A (en) * 1993-10-15 1995-02-28 Micron Semiconductor, Inc. Low voltage charge pump circuit and method for pumping a node to an electrical potential

Also Published As

Publication number Publication date
DE69312305D1 (de) 1997-08-21
US5768115A (en) 1998-06-16
EP0661795B1 (en) 1997-07-16
DE69312305T2 (de) 1998-01-15
EP0661795A1 (en) 1995-07-05
JPH07326194A (ja) 1995-12-12

Similar Documents

Publication Publication Date Title
JP2638533B2 (ja) 不揮発性メモリ用電圧ブースタ
US5889723A (en) Standby voltage boosting stage and method for a memory device
JP3256732B2 (ja) プログラム可能なメモリのためのプログラミング電圧調整回路
EP0157905B1 (en) Semiconductor device
EP0609497B1 (en) A device and method for maintaining a high voltage for low power applications
US5886561A (en) Backup battery switch
US5847586A (en) Enhanced power-on-reset/low voltage detection circuit
US5694072A (en) Programmable substrate bias generator with current-mirrored differential comparator and isolated bulk-node sensing transistor for bias voltage control
US7248026B2 (en) Single-pin tracking/soft-start function with timer control
US6570367B2 (en) Voltage generator with standby operating mode
WO1990008426A1 (en) Substrate bias voltage generating and regulating apparatus
US7449937B2 (en) Power supply circuit
US20100182867A1 (en) Internal voltage generating circuit of semiconductor memory device
JPH088697A (ja) ヒステリシス比較器を備えた電圧制限回路
US5278798A (en) Semiconductor memory device
US5744997A (en) Substrate bias voltage controlling circuit in semiconductor memory device
US20010017797A1 (en) Low consumption voltage boost device
KR100293455B1 (ko) 반도체메모리소자의전압공급장치
US6787938B1 (en) Method and circuit for switchover between a primary and a secondary power source
US6559709B2 (en) Low-consumption charge pump for a nonvolatile memory
JP3919991B2 (ja) フラッシュメモリ装置用多段階パルス発生回路
JPH1050088A (ja) 半導体装置
US5805435A (en) Voltage booster for memory devices
US6215708B1 (en) Charge pump for improving memory cell low VCC performance without increasing gate oxide thickness
EP0794618B1 (en) Address transition detection circuit

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19970318

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees