JP2004055111A - クランプ回路及びこれを用いたブースト回路 - Google Patents
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Abstract
【解決手段】第1電圧を入力とし、前記第1電圧を分配する電圧分配部と、基準電圧を入力とし、前記基準電圧と前記電圧分配部を介して分配された分配電圧とを比較し、前記分配電圧が前記基準電圧より高い場合には第1信号を出力し、その外には前記第1信号とは位相の相反する第2信号を出力する比較部と、前記第1信号によって駆動され、前記第1電圧を第2電圧に下降させる電圧下降部とを含むクランプ回路を提供する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、クランプ回路及びこれを用いたブースト回路に係り、特に、半導体素子のメモリセルのデータ読出動作時、読出アクセスタイムを減らし、電流損失を最小化し、安定したワードライン電圧を生成することが可能なクランプ回路及びこれを用いたブースト回路に関する。
【0002】
【従来の技術】
不揮発性半導体メモリ素子の一種であるEEPROM(Electrically Erasable and Programmable Read Only Memory)のメモリセルでは、フローティングゲート電極(floatinggate electrode)に電子を蓄積してプログラムを行い、電子の存在有無によるしきい値電圧Vthの変化を検出してデータの読出を行っている。EEPROMには、メモリセルアレイ全体でデータの消去を行うか、或いはメモリセルアレイを任意のブロックに分けて各ブロック単位でデータ消去動作を行うフラッシュEEPROM(以下、「フラッシュメモリ素子」という)がある。
【0003】
一般に、フラッシュメモリ素子のメモリセルは、その構造によって、スタックゲート型(stack gate type)とスプリットゲート(split gate type)型が提案されている。例えば、図9に示すように、スタックゲート型メモリセルは、半導体基板902に形成されたソース領域904及びドレイン領域906、半導体基板902上に形成されたゲート酸化膜908、フローティングゲート910、誘電体膜912及びコントロールゲート914を含む。
【0004】
スタックゲート型メモリセルのプログラム動作は、下記の表1と図10のように、ソース領域904と半導体基板902(即ち、バルク(bulk)にそれぞれ接地電位0Vのソース電圧Vsとバルク電圧Vbを印加し、コントロールゲート914に陽の高電圧(program voltage)(例えば、+9V〜+10V)のゲート電圧Vgを印加し、ドレイン領域906にドレイン電圧Vd(例えば、+5V〜+6V)を印加してホットキャリアを発生させることにより行われる。このようなホットキャリアは、コントロールゲート914に印加されるゲート電圧Vgの電界(electric field)によってバルクの電子がフローティングゲート910に蓄積され、ドレイン領域906に供給される電荷が累積されて発生する。前記プログラム動作が完了すると、メモリセルは目標値プログラム電圧散布(例えば、6V〜7V)のプログラムしきい値電圧を有する。
【0005】
スタックゲート型メモリセルの消去動作は、下記表1のように、コントロールゲート914に陰の高電圧(erase voltage)(例えば、−9V〜−10V)を印加し、バルクにバルク電圧Vb(たとえば、+5V〜+6V)を印加して、F−Nトンネル(Fowler−Nordheim tunneling)現象を誘発させることにより行われる。前記メモリセルはバルク領域を共有するセクタ単位で消去される。前記FNトンネル現象はフローティングゲート910に蓄積された電子をソース領域904へ放出させることにより、メモリセルが所定の電圧散布(例えば、1V〜3V)の消去しきい値電圧(erase threshold voltage)を有する。
【0006】
前記プログラム動作によって、しきい値電圧が高くなったメモリセルは、読出動作時、ドレイン領域906からソース領域904に電流が注入されることが防止されてオフ状態になる。そして、前記消去動作によって、しきい値電圧が低くなったメモリセルはドレイン領域906からソース領域904に電流が注入されてオン状態になる。
【0007】
前記フラッシュメモリセルは、フラッシュメモリアレイの構成において、高集積化のために、バルク領域を共有するように構成される。これにより、一つのセクタに含まれるフラッシュメモリセルは同時に消去される。この際、セクタ内の全てのフラッシュメモリセルが同時に消去されると、フラッシュメモリセルそれぞれが有するしきい値電圧に対する均一性(uniformity)によって、フラッシュメモリセルのうち、「0V」以下のしきい値電圧を有するフラッシュメモリセル(以下、「過消去メモリセル」という)が発生する。これを補償するために、過消去されたフラッシュメモリセルのしきい値電圧を消去しきい値電圧散布内に分布させる一連の修正動作(over erase repair;過消去訂正)が行われる。このような過消去訂正動作は、下記表1のように、コントロールゲート914にゲート電圧Vg(例えば、+3V)を印加し、ドレイン領域906にドレイン電圧Vd(例えば、+5〜+6V)を印加し、ソース領域904とバルクを接地させて行う。
【0008】
【表1】
【0009】
前述したように、フラッシュメモリ素子のプログラム動作、消去動作及び読出動作が行われるためには、メモリセルのコントロールゲートに供給される高電圧(例えば、Vpgm;program voltage、Vera;erase voltage、Vrea;read voltage)を発生する高電圧発生回路の役割が非常に重要である。最近は、全ての半導体メモリ装置の低電圧化の傾向によって、フラッシュメモリ装置も極低電圧(例えば、2V以下または1.7V以下)下における動作が要求されている。このような趨勢によって、フラッシュメモリ装置の速い動作速度を維持するためには高電圧発生回路の役割が非常に重要である。
【0010】
前記高電圧発生回路のうち、特に読出動作を行うための読出電圧発生回路は、読出動作速度を増加させるためにブートストラップ回路(bootstrap circuit)を用いる。このようなブートストラップ回路は低電位電源電圧を供給され、この電源電圧をそれ以上にブースト(boosting)して行デコーダ(row decoder)を介してワードライン(word line)に供給する。このようなブートストラップ回路を用いて低電位電源電圧をブーストする場合、ブートストラップ回路によってブーストされたワードライン電圧があまり低ければ、メモリセルの電流を正確に読み出し難く、ワードライン電圧があまり高ければ、メモリセルのコントロールゲートにストレスが加わってデータ保存(retention)特性に問題が発生する。
【0011】
前記において、後者の場合を解決するために、最近はブートストラップ回路の後端にクランプ回路を置き、ブートストラップ回路によって高くブーストされた電圧(以下、「ブースト電圧」という)を目標値電圧に降下させている。これを図11によって説明する。
【0012】
図11は一般的なフラッシュメモリ装置のブースト回路を示すブロック図である。
【0013】
図11を参照すると、ブースト回路1100は、ブートストラップ回路1110、基準電圧発生部1120及びクランプ回路1130から構成される。ブートストラップ回路1110は、低電位電源電圧LVccまたは高電位電源電圧HVccを入力とし、これをそれ以上の電圧にブーストして出力する。基準電圧発生部1120は、同期信号としてのイネーブルバー信号ENbに応じて駆動され、基準電圧Vrefを出力する。クランプ回路1130はイネーブル信号EN及びイネーブルバー信号ENbに応じて駆動され、駆動時にブートストラップ回路1110から出力されるブースト電圧Vbootと基準電圧Vrefとを比較し、ブースト電圧Vbootが目標値電圧より高い場合、ブースト電圧Vbootを目標値電圧まで降下させて最終ワードライン電圧VBOOTを出力する。
【0014】
ところが、このようなブースト回路1100は、ワードライン電圧VBOOTを生成するために、単一クランプ回路1130(即ち、一つのブートストラップ回路に対応し、一つのブートストラップ回路から出力されるブースト電圧Vbootを降下させるために使用される一つのクランプ回路)を使用している。これにより、安定的なワードライン電圧VBOOTを生成するためには、アクセスタイム(すなわち、目標値電圧までブースト電圧を降下させるために消耗されるタイム)が長くなる。まあ、これを解決するために速いアクセスタイムを考慮すれば、ワードライン電圧VBOOTがアンダーシュート(under shoot)(図12の「A」参照)が発生して半導体素子の安定化に多くの問題をもたらす。また、クランプ区間でセンシングをしない低電位電源電圧LVcc領域において依然として読出活性電流(read active current)を制御することができないという問題点が発生する。
【0015】
【発明が解決しようとする課題】
従って、本発明は、かかる従来の技術の問題点を解決するためのもので、その目的は、データ読出動作時、速度が速くて安定化したワードライン電圧を生成することにある。
【0016】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第1電圧を入力とし、前記第1電圧を分配する電圧分配部と、基準電圧を入力とし、前記基準電圧と前記電圧分配部を介して分配された分配電圧とを比較し、前記分配電圧が前記基準電圧より高い場合には第1信号を出力し、その外には前記第1信号とは位相の相反する第2信号を出力する比較部と、前記第1信号によって駆動され、前記第1電圧を第2電圧に下降させる電圧降下部とを含むクランプ回路を提供する。
【0017】
また、本発明は、第1電圧をブーストし、第2電圧を出力するブートストラップ回路と、基準電圧を生成して出力する基準電圧発生部と、クランプ回路を少なくとも一つ以上含み、前記クランプ回路それぞれは前記第2電圧と前記基準電圧を入力として互いに比較し、比較結果に応じて前記クランプ回路の少なくとも一つを駆動させて前記第2電圧を目標値電圧に下降させるクランプ回路部とを含むブースト回路を提供する。
【0018】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、添付図において、同一の符号は同一の要素を指し、重複要素については説明を省略する。
【0019】
図1は本発明の好適な実施例に係る半導体素子のブースト回路を説明するために示すブロック図である。
【0020】
図1を参照すると、本発明の好適な実施例に係るブースト回路100は、ブートストラップ回路110、基準電圧発生部120及びクランプ回路部130を含む。クランプ回路部130は少なくとも一つ以上のクランプ回路、例えば第1クランプ回路130a、第2クランプ回路130b及び第3クランプ回路130cを含む。この際、クランプ回路部130を構成するクランプ回路の数は、ブートストラップ回路110から出力されるブースト電圧Vbootの大きさとワードライン電圧VBOOTの安定化を考慮して設計時に変更(増加または減少)することができる。
【0021】
具体的に、クランプ回路部130は、図2に示すように、ブートストラップ回路110から出力されるブースト電圧Vbootと、基準電圧発生部120からの基準電圧Vrefを入力とし、この両電圧Vboot、Vrefを相互比較して、ブースト電圧Vbootが基準電圧Vrefより高い場合、その差異に応じて第1クランプ回路乃至第3クランプ回路130a〜130cの少なくとも一つを駆動させ、ブースト電圧Vbootを降下させる。このように、ブースト電圧Vbootが基準電圧Vrefより高い場合、ブースト電圧Vbootと基準電圧Vref間の電圧差の大きさに応じて差等的に第1クランプ回路〜第3クランプ回路130a〜130cの少なくとも一つが駆動される。
【0022】
例えば、クランプ回路部130は、ブースト電圧Vbootと基準電圧Vref間の電圧差が大きい場合、ブースト電圧Vbootを目標値ワードライン電圧VBOOTに短時間内に下降させるために、第1クランプ回路〜第3クランプ回路130a〜130cを全て駆動させる。一方、ブースト電圧Vbootと基準電圧Vref間の電圧差が小さい場合には、第1クランプ回路〜第3クランプ回路130a〜130cの少なくとも一つのみ駆動させる。このようにブースト電圧Vbootと基準電圧Vref間の電圧差によって第1クランプ回路〜第3クランプ回路130a〜130cのいずれか一つを独立的に駆動させるための具現手段は、図4及び図5に示した、電圧分配部410及び510の分配手段となる抵抗R1及びR2またはキャパシタC1及びC2の値をクランプ回路130a〜130cに応じて異に設定することにより可能である。これに対する具体的な説明は図4及び図5によって後述する。
【0023】
一方、クランプ回路部130の各クランプ回路130a〜130cを同期させるためのイネーブル信号ENと、イネーブルバー信号ENbは、図3に示したイネーブル信号発生回路300によって生成される。論理組合せ部となるイネーブル信号発生回路300はクランプイネーブル信号clamp_enと、クランプ回路130a〜130cの各クランプ信号clamp1〜clamp3を否定論理和するノアゲートNORと、ノアゲートNORの出力信号を反転させるインバータINV1と、インバータINV1の出力信号(すなわち、イネーブル信号EN)を反転させてイネーブルバー信号ENbを出力するインバータINV2を含む。このようなイネーブル信号発生回路300は、読出活性電流を減少させる機能を行う。これは、イネーブル信号発生回路300がクランプイネーブル信号clamp_enと各クランプ信号clamp1〜clamp3を論理組合せしてイネーブル信号ENを発生するため、センシング区間でのみイネーブル信号ENを活性化させることが可能であり、これによりイネーブル信号ENの制御によって各クランプ回路130a〜130cを駆動させることが可能だからである。これに対する具体的な説明は後述する。
【0024】
一方、イネーブル信号発生回路300は、クランプイネーブル信号clamp_enと、クランプ回路130a〜130cの各クランプ信号clamp1〜clamp3をNORゲートNORを用いて論理組合せしているが、これは一例であり、他のゲート(NANDゲート、ANDゲート、ORゲートなど)を用いて具現可能であり、これ等の各ゲートまたはインバータを少なくとも2つ以上接続して論理組合せ部を構成することが出来る。この場合、イネーブル信号発生回路300を構成する後端のインバータの数を適切に調節し、或いは図4及び図5のレベルシフタLSH1〜LHS4の回路構成を適切に調節すれば可能である。また、論理組合せ部は、クランプ信号と、クランプイネーブル信号とを否定論理積するNANDゲートと、そのNANDゲートの出力を反転させるインバータとを含む構成とすることが出来る。
【0025】
以下、図1及び図2に示したクランプ回路部130を構成するクランプ回路130a〜130cを図4及び図5に示した詳細回路図によって具体的に説明する。各クランプ回路130a〜130cは、電圧分配部410a〜410cまたは510a〜510cに構成された抵抗R1a及びR2aまたはキャパシタCla及びC2aの値を除いた構成が同一なので、その説明の便宜上、第1クランプ回路130aについてのみ説明する。また、第2クランプ回路130bは電圧分配部410b、比較部420b及び電圧降下部430bを含み、第3クランプ回路130cは電圧分配部410c、比較部420c及び電圧降下部430cを含む。
【0026】
図4は第1実施例に係る第1クランプ回路130aの構成を説明するために示した詳細回路図である。図5は第2実施例に係る第1クランプ回路130aの構成を説明するために示した詳細回路図である。
【0027】
図4を参照すると、第1実施例に係る第1クランプ回路130aは電圧分配部410a、比較部420a及び電圧降下部430aを含む。電圧分配部410aはブートストラップ回路(図1の「110」参照)のブースト電圧Vbootを所定の大きさの電圧に分配して分配電圧VDIVaを出力する。比較部420aはイネーブルバー信号ENbに応じて同期され、電圧分配部410aの分配電圧VDIVaと基準電圧発生部(図1の「120」参照)の基準電圧Vrefとを比較してクランプ信号clamp1を出力する。電圧降下部430aはクランプ信号clamp1に応じてブースト電圧Vbootを接地端子Vssにパスさせてブースト電圧Vbootを目標値ワードライン電圧VBOOTに降下させる。
【0028】
前記の動作を実現するために、前記電圧分配部410aは、ブートストラップ回路110の出力端と接地端子Vssとの間に直列に接続されるPMOSトランジスタP1a、抵抗R1a及び抵抗R2aと、イネーブル信号ENによって同期され、前記PMOSトランジスタP1aをターンオンさせる第1レベルシフタ(回路)LSH1aを含む。すなわち、PMOSトランジスタP1aはブートストラップ回路110の出力端と抵抗R1aとの間に接続され、第1レベルシフタLSH1aによってターンオンされる。抵抗R1aはPMOSトランジスタP1aと抵抗R2aとの間に接続される。抵抗R2aは抵抗R1aと接地端子Vssとの間に接続される。第1レベルシフタSLH1aはイネーブル信号ENによって同期され、ブートストラップ回路110の出力端とPMOSトランジスタP1aのゲート電極との間に接続される。
【0029】
また、前記電圧降下部430aは、ブートストラップ回路110の出力端と接地端子Vssとの間に直列に接続される降下手段となる抵抗R3a及びNMOSトランジスタN1aと、クランプ信号clamp1の反転信号であるクランプ信号バーclamp1_bによって同期され、NMOSトランジスタN1aをターンオンさせる第2レベルシフタLSH2aとを含む。すなわち、抵抗R3aはブートストラップ回路110の出力端とNMOSトランジスタN1aとの間に接続される。NMOSトランジスタN1aは抵抗R3aと接地端子Vssとの間に接続され、第2レベルシフタLSH2aによってターンオンされる。第2レベルシフタLSH2aはクランプ信号バーclamp1_bに応じて同期され、ブートストラップ回路110とNMOSトランジスタN1aのゲート電極との間に接続される。ここで、抵抗R3aは必須不可欠な構成要素ではなく、省略可能である。
【0030】
図5を参照すると、第2実施例に係る第1クランプ回路130aは、電圧分配部510a、比較部520a及び電圧降下部530aを含む。電圧分配部510aはブートストラップ回路(図1の「110」参照)のブースト電圧Vbootを所定の大きさの電圧に分配して分配電圧VDIVaを出力する。比較部520aは、イネーブルバー信号ENbに応じて同期され、電圧分配部510aの分配電圧VDIVaと基準電圧発生部(図1の「120」参照)の基準電圧Vrefとを比較してクランプ信号clamp1を出力する。電圧降下部530aはクランプ信号clamp1に応じてブースト電圧Vbootを接地端子Vssにパスさせてブースト電圧Vbootを目標値ワードライン電圧VBOOTに降下させる。
【0031】
前記の動作を実現するために、前記電圧分配部510aは、ブートストラップ回路110の出力端と接地端子Vssとの間に直列に接続されるPMOSトランジスタP2a、キャパシタC1a及びキャパシタC2a、前記PMOSトランジスタP2aをターンオンさせる第3レベルシフタLSH3aを含む。すなわち、PMOSトランジスタP2aは、ブートストラップ回路110の出力端とキャパシタC1aとの間に接続され、第3レベルシフタLSH3aによってターンオンされる。キャパシタC1aはPMOSトランジスタP2aとキャパシタC2aとの間に接続される。キャパシタC2aはキャパシタC1aと接地端子Vssとの間に接続される。第3レベルシフタLSH3aはイネーブル信号ENによって同期され、ブートストラップ回路110の出力端とPMOSトランジスタP2aのゲート電極との間に接続される。
【0032】
また、電圧降下部530aは、ブートストラップ回路110の出力端と接地端子Vssとの間に直列に接続される降下手段となる抵抗R4a及びNMOSトランジスタN2a、前記NMOSトランジスタN2aをターンオンさせる第4レベルシフタLSH4aを含む。すなわち、抵抗R4aはブートストラップ回路110の出力端とNMOSトランジスタN2aとの間に接続される。NMOSトランジスタN2aは抵抗R4aと接地端子Vssとの間に接続され、第4レベルシフタLSH4aによってターンオンされる。第4レベルシフタLSH4aはクランプ信号clamp1がインバータINV4aに反転された反転信号としてのクランプ信号バーclamp1_bに応じて同期され、ブートストラップ回路110とNMOSトランジスタN2aのゲート電極との間に接続される。ここで、抵抗R4aは必須不可欠な構成要素ではなく、省略可能である。
【0033】
図4及び図5に示すように、第1実施例に係る第1クランプ回路130aの電圧分配部410aでは、ブースト電圧Vbootを分配して分配電圧VDIVaを出力するために、抵抗R1aと抵抗R2aが直列に接続されるが、第2実施例に係る第2クランプ回路130bの電圧分配部510aではキャパシタC1aとキャパシタC2aが直列に接続される。これは、一般的に抵抗素子がその特性上キャパシタ素子に比べて電流消耗が大きいためであるが、このような電流消耗を最小化するためにキャパシタ素子を用いることが好ましい。一方、抵抗素子とキャパシタ素子を直列に接続して使用することもできる。
【0034】
また、クランプ回路130a〜130cをブースト電圧Vbootの大きさに応じて独立的に駆動させるために、各クランプ回路130a〜130cの電圧分配部410a〜410cまたは510a〜510cに構成された互いに異なる大きさを有する分配電圧を生成するための分配手段となる抵抗R1a及びR2aまたはキャパシタC1a及びC2aの値を異にして構成する。例えば、下記表2のようにブースト電圧Vbootに応じてクランプ回路130a〜130cが独立的に駆動されるように抵抗R1a及びR2aまたはキャパシタC1a及びC2aの値を設定する。
【0035】
【表2】
【0036】
前記表2に示すように、ブースト電圧Vbootが「8V」以上の場合には、クランプ回路130a〜130cが全て駆動(ON)されるようにし、ブースト電圧Vbootが「8V>Vboot≧7V」の場合には、クランプ回路130a〜130cのうち第2クランプ回路130bと第3クランプ回路130cのみ駆動(ON)されるようにし、ブースト電圧Vbootが「7V>Vboot≧6V」の場合には、クランプ回路130a〜130cのうち第3クランプ回路130cのみ駆動(ON)されるように、各クランプ回路130a〜130cの抵抗R1a及びR2aまたはキャパシタC1a及びC2aの値を設定する。ここで、クランプ回路130a〜130cの駆動(ON)とは、電圧降下部430a〜430cのNMOSトランジスタN1aを介してブースト電圧Vbootを接地端子Vssにパスさせて降下させる動作をいう。
【0037】
一方、図4に示した第1レベルシフタ及び第2レベルシフタLSH1a及びLSH2aは全てインバーティング(inverting)レベルシフタとして動作し、互いに同一の構成からなる。これを図6に基づいて説明する。
【0038】
図6を参照すると、第1レベルシフタ及び第2レベルシフタLSH1a及びLSH2aはブートストラップ回路(図1の「110」参照)の出力端と接地端子Vssとの間に直列にそれぞれ接続されるPMOSトランジスタP3及びNMOSトランジスタN3と、PMOSトランジスタP4及びNMOSトランジスタN4とを含む。すなわち、第1レベルシフタLSH1aはイネーブル信号ENによって同期され、イネーブル信号ENの反転信号をPMOSトランジスタP1のゲート電極に出力する。第2レベルシフタLSH2aはクランプ信号バーclamp1_bによって同期され、クランプ信号バーclamp1_bの反転信号をNMOSトランジスタN1のゲート電極へ出力する。
【0039】
具体的に、PMOSトランジスタP3は、ブートストラップ回路110の出力端とNMOSトランジスタN3(または、出力端OUT)との間に接続され、ブースト電圧Vbootによってターンオンされる。NMOSトランジスタN3は、出力端OUTと接地端子Vssとの間に接続され、クランプ信号バーclamp1_bまたはイネーブル信号ENによってターンオンされる。PMOSトランジスタP4は、ブートストラップ回路110の出力端とNMOSトランジスタN4との間に接続され、出力端OUTの電位にターンオンされる。NMOSトランジスタN4は、PMOSトランジスタP4と接地端子Vssとの間に接続され、クランプ信号バーclamp1_bまたはイネーブル信号ENがインバータINV5で反転された反転信号によってターンオンされ、出力端OUTに接地電圧を伝送する。
【0040】
以下、本発明の好適な実施例に係るブースト回路の動作特性を一例として示した図7及び図8によって具体的に説明する。ここで、図7はブースト回路の入/出力信号(clamp_en、VBOOT、clamp1、clamp2、clamp3など)の波形図であり、図8は図7に示した各信号のシミュレーション結果(simulation result)波形図である。
【0041】
例えば、電圧分配部410a〜410cの抵抗R1a〜R1cと、抵抗R2a〜R2cは、ブースト電圧Vbootが「8V」以上に出力される場合、分配される全ての分配電圧VDIVa〜VDIVcが基準電圧Vrefより高く分配され、ブースト電圧Vbootが「8V>Vboot≧7V」に出力される場合、分配電圧VDIVa〜VDIVcのうち分配電圧VDIVaを除いた他の分配電圧VDIVb及びVDIVaが基準電圧Vrefより高く分配され、ブースト電圧Vbootが「7V>Vboot≧6V」に出力される場合、分配電圧VDIVa〜VDIVcのうち分配電圧VDIVcのみ基準電圧Vrefより高く分配されるように設定される。
【0042】
一例として、ブースト電圧Vbootが「8V」以上に出力される場合、クランプ回路130a〜130cの動作特性を図1〜図6、図7及び図8を参照して説明する。
【0043】
図1〜図6、図7及び図8を参照すると、該当読出メモリセルのアドレスを検出するためのアドレス遷移検出信号バー(Address Transition Detector bar;ATDb)が活性化、すなわちハイ状態に遷移する状態で、イネーブル信号ENがハイ状態でレベルシフタLSH1a〜LHS1cに入力されると、レベルシフタLSH1a〜LHS1cはハイ状態のイネーブル信号ENによって全て駆動される。ハイ状態のイネーブル信号ENによって駆動されるレベルシフタLSH1a〜LHS1cそれぞれは後端に接続される各PMOSトランジスタP1a、P1bまたはP1cのゲート電極にロー状態の接地電圧を出力する。
【0044】
その後、PMOSトランジスタP1a、P1bまたはP1cは、ロー状態の接地電圧によって全てターンオンされ、ブースト電圧Vbootを抵抗R1a、R1bまたはR1cと抵抗R2a、R2bまたはR2cに伝送する。抵抗R1a〜R1cと抵抗R2a〜R2cに伝送されたブースト電圧Vbootは所定の比率(例えば、クランプ回路毎に互いに異なるように設定される)で分配され、これにより分配によって電圧の大きさが互いに異なる分配電圧VDIVa〜VDIVcは該当比較部420a、420bまたは420cにそれぞれ出力される。各比較部420a〜420cはこの分配電圧VDIVa、VDIVbまたはVDIVcを基準電圧発生部120からの伝送された基準電圧Vrefと比較し、基準電圧Vrefより高い場合、ハイ状態のクランプ信号clamp1、clamp2またはclamp3をインバータINV3a、INV3bまたはINV3cにそれぞれ出力する。ここではブースト電圧Vbootが「8V」以上に出力されるため、各電圧分配部410a〜410cから出力される分配電圧VDIVa〜VDIVcは基準電圧Vrefより全て高い電圧に分配される。
【0045】
その後、比較部420a〜420cから出力されるクランプ信号clamp1、clamp2またはclamp3はインバータINV3a、INV3bまたはINV3cを介して反転(すなわち、ロー状態のクランプ信号バーclamp1_b、clamp2_bまたはclamp3_b)されて電圧降下部430a〜430cのレベルシフタLSH2a〜LSH2cにそれぞれ出力される。レベルシフタLSH2a〜LSH2cは入力されるロー状態のクランプ信号バーclamp1_b〜clamp3_bをそれぞれハイ状態(すなわち、ブースト電圧に該当する8V以上)に遷移させてNMOSトランジスタN1a、N1bまたはN1c駆動信号としての電圧降下制御信号CLAMP1、CLAMP2またはCLAMP3をそれぞれ出力する。
【0046】
次いで、電圧降下部430a〜430cの各NMOSトランジスタN1a、N1bまたはN1cはハイ状態の電圧降下制御信号CLAMP1、CLAMP2またはCLAMP3によってターンオンされる。ブースト電圧Vbootは抵抗R3a〜R3cとNMOSトランジスタN1a〜N1cを介して接地端子Vssにパスされて電圧が下降する。これにより、ワードライン電圧VBOOTは示した「A」部位(図7参照)での如くクランプタイムCT1内で急降下する。
【0047】
すなわち、ブートストラップ回路110を介してブースト電圧Vbootが「8V」以上に出力される場合には、クランプ回路130を構成するクランプ回路130a〜130cを全て駆動させ、ブートストラップ回路110の出力端と接地端子Vssとの間に電流パス経路を形成することにより、短時間CT1内にブースト電圧Vbootを下降させ、速度が速くて安定化したワードライン電圧VBOOTを得ることができる。
【0048】
他の例として、ブースト電圧Vbootが「8V>Vboot≧7V」に出力される場合に、クランプ回路130a〜130cの動作特性を図1〜図6、図7及び図8を参照して説明する。
【0049】
図1〜図6、図7及び図8を参照すると、該当読出メモリセルのアドレスを検出するためのアドレス遷移検出信号バーATDbが活性化、すなわちハイ状態に遷移する状態で、イネーブル信号ENがハイ状態でレベルシフタLSH1a〜LHS1cに入力されると、レベルシフタLSH1a〜LHS1cはハイ状態のイネーブル信号ENによって全て駆動される。ハイ状態のイネーブル信号ENによって駆動されるレベルシフタLSH1a〜LHS1cそれぞれは、後端に接続される各PMOSトランジスタP1a、P1bまたはP1cのゲート電極にロー状態の接地電圧を出力する。
【0050】
その後、PMOSトランジスタP1a、P1bまたはP1cはロー状態の接地電圧によって全てターンオンされ、ブースト電圧Vbootが抵抗R1a、R1bまたはR1cと抵抗R2a、R2bまたはR2cに伝送する。抵抗R1a〜R1cと抵抗R2a〜R2cに伝送されたブースト伝送Vbootは所定の比率で分配され、これにより分配によって電圧の大きさが互いに異なる分配電圧VDIVa〜VDIVcは該当比較部420a、420bまたは420cにそれぞれ出力される。各比較部420a〜420cはこの分配電圧VDIVa、VDIVbまたはVDIVcを基準電圧発生部120から伝送された基準電圧Vrefと比較し、基準電圧Vrefより高い場合、ハイ状態のクランプ信号clamp1、clamp2またはclamp3をインバータINV3a、INV3bまたはINV3cにそれぞれ出力する。ここで、ブースト電圧Vbootが「8V>Vboot≧7V」に出力される場合、各電圧分配部10a〜410cから出力される分配電圧VDIVa〜VDIVcのうち、電圧分配部410aで分配される分配電圧VDIVaは基準電圧Vrefより低い電圧に分配され、他の分配電圧VDIVb及びVDIVcは基準電圧Vrefより高い電圧に分配される。これにより、比較部420aはロー状態のクランプ信号1clamp1を出力する反面、他の比較部420b及び420cはハイ状態のクランプ信号clamp2及びclamp3をそれぞれ出力する。
【0051】
その後、比較部420aから出力されるクランプ信号clamp1はインバータINV3aを介してハイ状態に遷移して第2レベルシフタLSH2aに出力され、他の比較部420b及び420cから出力されるクランプ信号clamp2及びclamp3はインバータINV3b及びINV3cを介してロー状態に遷移してレベルシフタLSH2b及びLSH2cにそれぞれ出力される。レベルシフタLSH2aは入力されるハイ状態のクランプ信号バーclamp1_bをロー状態(すなわち、接地電圧)に遷移させてNMOSトランジスタN1aの駆動信号である電圧降下制御信号CLAMP1を出力し、レベルシフタLSH2bまたはLSH2cは入力されるロー状態のクランプ信号バーclamp2_b及びclamp3_bをハイ状態(すなわち、ブースト電圧に該当する電圧)に遷移させてNMOSトランジスタN1b及びN1cの駆動信号である電圧降下制御信号CLAMP2及びCLAMP3を出力する。
【0052】
その後、NMOSトランジスタN1aは、ロー状態の電圧降下制御信号CLAMP1によってターンオフされ、NMOSトランジスタN1b及びN1cはハイ状態の電圧降下制御信号CLAMP2またはCLAMP3によってターンオンされる。これにより、ブースト電圧Vbootは、ブートストラップ回路110の出力端と、クランプ回路130b及び130cの抵抗R3b及びR3c及びNMOSトランジスタN1b及びN1cを経由して接地端子Vssにパスされて下降する。このため、ワードライン電圧VBOOTは図示した「A」部位での如くクランプタイム2CT2内で下降する。
【0053】
すなわち、ブートストラップ回路110を介してブースト電圧Vbootが「8V>Vboot≧7V」に出力される場合には、クランプ回路130を構成するクランプ回路130a〜130cのうちクランプ回路130b及び130cのみ駆動させ、これにより、ブートストラップ回路110の出力端と接地端子Vssとの間に電流パス経路を形成することにより、クランプタイムCT2内にブースト電圧Vbootを下降させ、安定化したワードライン電圧VBOOTを得ることができる。
【0054】
また、他の例として、ブースト電圧Vbootが「7V>Vboot≧6V」に出力される場合には、クランプ回路130a〜130cの動作特性を図1〜図6、図7及び図8を参照して説明する。
【0055】
図1〜図6、図7及び図8を参照すると、該当読出メモリセルのアドレスを検出するためのアドレス遷移検出信号バーATDbが活性化、すなわちハイ状態に遷移する状態で、イネーブル信号ENがハイ状態にレベルシフタLSH1a〜LHS1cに入力されると、レベルシフタLSH1a〜LHS1cはハイ状態のイネーブル信号ENによって全て駆動される。ハイ状態のイネーブル信号ENによって駆動されるレベルシフタLSH1a〜LHS1cそれぞれは、後端に接続される各PMOSトランジスタP1a、P1bまたはP1cのゲート電極にロー状態の接地電圧を出力する。
【0056】
その後、PMOSトランジスタP1a、P1bまたはP1cはロー状態の接地電圧によって全てターンオンされ、ブースト電圧Vbootを抵抗R1a、R1bまたはR1cと抵抗R2a、R2bまたはR2cに伝送する。抵抗R1a〜R1cと抵抗R2a〜R2cに伝送されたブースト電圧Vbootは所定の比率で分配され、これにより分配によって電圧の大きさが互いに異なる分配電圧VDIVa〜VDIVcは該当比較部420a、420bまたは420cにそれぞれ出力される。各比較部420a〜420cは、この分配電圧VDIVa、VDIVbまたはVDIVcを基準電圧発生部120から伝送された基準電圧Vrefと比較し、基準電圧Vrefより高い場合、ハイ状態のクランプ信号clamp1、clamp2またはclamp3をインバータINV3a、INV3bまたはINV3cにそれぞれ出力する。ここで、ブースト電圧Vbootが「7V>Vboot≧6V」に出力される場合、各電圧分配部410a〜410cから出力される分配電圧VDIVa〜VDIVcのうち、電圧分配部410a〜410bで分配される分配電圧VDIVa及びVDIVbは基準電圧Vrefより低い電圧に分配され、他の分配電圧VDIVcは基準電圧Vrefより高い電圧に分配される。これにより、比較部420a及び420bはロー状態のクランプ信号clamp1及びclamp2を出力する反面、他の比較部420cはハイ状態のクランプ信号clamp3を出力する。
【0057】
その後、比較部420a及び420bから出力されるクランプ信号clamp1及びclamp2は、インバータINV3a及びINV3bを介してハイ状態に遷移し、レベルシフタLSH2a及びLSH2bに出力され、他の比較部420cから出力されるクランプ信号clamp3はインバータINV3を介してロー状態に遷移してレベルシフタLSH2cに出力される。レベルシフタLSH2a及びLSH2bは入力されるハイ状態のクランプ信号バーclamp1_b及びclamp2_bをロー状態(すなわち、接地電圧)に遷移させ、NMOSトランジスタN1aまたはN1bの駆動信号である電圧降下制御信号CLAMP1またはCLAMP2を出力し、レベルシフタLSH2cは入力されるロー状態のクランプ信号バーclamp3_bをハイ状態(すなわち、ブースト電圧に該当する電圧)に遷移させてNMOSトランジスタN1cの駆動信号である電圧降下制御信号CLAMP3を出力する。
【0058】
次に、NMOSトランジスタN1a及びN1bは、ロー状態の電圧降下制御信号CLAMP1またはCLAMP2によってターンオフされ、NMOSトランジスタN1cはハイ状態の電圧降下制御信号CLAMP3によってターンオンされる。これにより、ブースト電圧Vbootはブートストラップ回路110の出力端と、クランプ回路130cの抵抗R3c及びNMOSトランジスタN1cを経由して接地端子Vssにパスされて下降する。これにより、ワードライン電圧VBOOTは図示した「A」部位での如くクランプタイムCT3内で下降する。
【0059】
すなわち、ブートストラップ回路110を介してブースト電圧Vbootが「7V>Vboot≧6V」に出力される場合には、クランプ回路部130を構成するクランプ回路130a〜130cのうちクランプ回路130cのみ駆動させ、これによりブートストラップ回路110の出力端と接地端子Vssとの間に電流パス経路を形成することにより、クランプタイムCT3内にブースト電圧Vbootを下降させ、さらに安定したワードライン電圧VBOOTを得ることができる。
【0060】
上記の実施例に基づくと、本発明は、クランプ回路部130を少なくとも一つ以上のクランプ回路から構成し、これらを所望のセンシング区間で独立的に少なくとも一つ以上駆動させ、ブースト電圧Vbootを下降させる。また、低電位電源電圧LVccが印加される場合、すなわちセンシングをしない間には、クランプイネーブル信号clamp_enによって電圧分配部を駆動させないため、従来の技術で必須不可欠に発生する電流の消耗を防止することができる。また、図12に示した「A」部位で発生するアンダーシュート(under shoot)現象を防止することができ、クランプタイムCT(図7の「CT3」と同一の時間)を大きく短縮(図7の「CT1及びCT2」参照)させることができる。一方、図12において電圧降下制御信号CLAMPは図7の電圧降下制御信号CLAMP3に該当し、図示したクランプ信号clampは図7のクランプ信号clamp3に該当する。従って、本発明は従来の技術に比べて安定しており、読出アクセスタイムの速いワードライン電圧VBOOTを生成することができ、これによりワードラインに印加される電圧W/Lを安定的に得ることができる。
【0061】
前述した本発明の技術的思想は、好適な実施例で具体的に記述されたが、これらの実施例はその説明のためのものであり、本発明を制限するものではない。特に、本発明ではクランプ回路部を3つのクランプ回路から構成したが、これは一実施例に過ぎず、それ以上または以下でもよい。これは設計によって様々が変更が可能である。また、本発明は、当技術分野で通常の知識を有する者であれば、本発明の技術的思想から外れない範囲内で様々な実施が可能であることを理解できよう。
【0062】
【発明の効果】
以上説明したように、本発明では、ブースト電圧を目標値ワードライン電圧に下降させるために、少なくとも一つ以上のクランプ回路を構成し、これらを所望のセンシング区間で独立的に少なくとも一つ以上駆動してブースト電圧を下降させることにより、データ読出動作時、読出アクセスタイムが速く、電流消耗を最小化し、安定したワードライン電圧を生成することができる。
【図面の簡単な説明】
【図1】本発明の好適な実施例に係るブースト回路を説明するために示すブロック図である。
【図2】図1に示したブースト回路の詳細回路図である。
【図3】図1及び図2に示したイネーブル信号(EN)を発生するためのイネーブル信号発生回路を示す回路図である。
【図4】図1及び図2に示したクランプ回路の第1実施例を示す詳細回路図である。
【図5】図1及び図2に示したクランプ回路の第2実施例を示す詳細回路図である。
【図6】図4及び図5に示したレベルシフタを示す詳細回路図である。
【図7】図1及び図2に示したブースト回路の動作特性を説明するために示した波形図である。
【図8】図7に示した波形図に対応するブースト回路のシミュレーション結果図である。
【図9】一般的なフラッシュメモリ素子の構造を説明するために示す断面図である。
【図10】一般的なフラッシュメモリ素子のプログラム及び消去動作によるメモリセルのしきい値電圧分布を示す図である。
【図11】一般的なブースト回路を説明するために示すブロック図である。
【図12】図11に示したブースト回路の動作特性を説明するために示した波形図である。
【符号の説明】
100、1100 ブースト回路
110、1110 ブートストラップ回路
120、1120 基準電圧発生部
130、1130 クランプ回路部
130a、130b、130c クランプ回路部
300 イネーブル信号発生回路
410a、410b、410c、510a 電圧分配部
420a、420b、420c、520a 比較部
430a、430b、430c、520c 電圧降下部
Claims (20)
- 第1電圧を入力とし、前記第1電圧を分配する電圧分配部と、
基準電圧を入力とし、前記基準電圧と前記電圧分配部を介して分配された分配電圧とを比較し、前記分配電圧が前記基準電圧より高い場合には第1信号を出力し、その外には前記第1信号とは位相の相反する第2信号を出力する比較部と、
前記第1信号によって駆動され、前記第1電圧を第2電圧に下降させる電圧降下部とを含むことを特徴とするクランプ回路。 - 前記電圧分配部は、前記第1電圧が入力される入力端と接地端子との間に接続された分配手段を含むことを特徴とする請求項1記載のクランプ回路。
- 前記分配手段は、少なくとも2つの抵抗または少なくとも2つのキャパシタが直列に接続されてなることを特徴とする請求項2記載のクランプ回路。
- 前記電圧分配部は、イネーブル信号に応じて前記第1電圧を反転させて出力するレベルシフタ回路と、
前記レベルシフタ回路の出力信号によって駆動され、前記第1電圧を伝送するトランジスタと、
前記トランジスタから伝送された前記第1電圧を入力として分配する分配手段とを含むことを特徴とする請求項1記載のクランプ回路。 - 前記分配手段は、少なくとも2つの抵抗または少なくとも2つのキャパシタが直列に接続されてなることを特徴とする請求項4記載のクランプ回路。
- 前記分配手段は、少なくとも一つの抵抗と少なくとも一つのキャパシタが直列に接続されてなることを特徴とする請求項4記載のクランプ回路。
- 前記電圧降下部は、前記第1電圧が入力される入力端と接地端子との間に前記第1電圧を下降させるための降下手段を含むことを特徴とする請求項1記載のクランプ回路。
- 前記降下手段は、前記入力端に接続される抵抗と、前記抵抗と直列に接続され、前記第1信号によってターンオンされるトランジスタとを含むことを特徴とする請求項7記載のクランプ回路。
- 前記電圧降下部は、
前記第1信号によって駆動され、前記第1電圧を反転させて出力するレベルシフタ回路と、
前記レベルシフタ回路の出力信号によて駆動され、前記第1電圧を接地端子に伝送するトランジスタとを含むことを特徴とする請求項1記載のクランプ回路。 - 第1電圧をブーストし、第2電圧を出力するブートストラップ回路と、
基準電圧を生成して出力する基準電圧発生部と、
請求項1のクランプ回路を少なくとも一つ以上含み、前記クランプ回路それぞれは前記第2電圧と前記基準電圧を入力として互いに比較し、比較結果に応じて前記クランプ回路の少なくとも一つを駆動させて前記第2電圧を目標値電圧に下降させるクランプ回路部を含むブースト回路。 - 前記クランプ回路それぞれの電圧分配部は、互いに異なる大きさを有する分配電圧を生成するための分配手段を含むことを特徴とする請求項10記載のブースト回路。
- 前記クランプ回路それぞれの電圧分配部は、
イネーブル信号に応じて前記第2電圧を反転させて出力するレベルシフタ回路と、
前記レベルシフタ回路の出力信号によって駆動され、前記第2電圧を伝送するトランジスタと、
前記トランジスタから伝送された前記第2電圧を入力として分配する分配手段とを含むことを特徴とする請求項10記載のブースト回路。 - 前記分配手段は、少なくとも2つの抵抗素子または少なくとも2つのキャパシタが直列に接続されてなることを特徴とする請求項11または12記載のブースト回路。
- 前記分配手段は、少なくとも一つの抵抗素子と少なくとも一つのキャパシタが直列に接続されてなることを特徴とする請求項11または12記載のブースト回路。
- 前記クランプ回路それぞれの電圧分配部は、イネーブル信号に応じて駆動されることを特徴とする請求項10記載のブースト回路。
- 前記イネーブル信号は、
前記クランプ回路それぞれの比較部から出力されるクランプ信号と、前記クランプ回路部を駆動させるクランプイネーブル信号とを論理組合せする論理組合せ部によって生成されることを請求項15記載のブースト回路。 - 前記論理組合せ部は、NORゲート、ORゲート、ANDゲート、NANDゲートまたはインバータからなるか或いはこれらが少なくとも2つ以上接続されてなる請求項16記載のブースト回路。
- 前記論理組合せ部は、
前記クランプ信号と、前記クランプイネーブル信号を否定論理和するNORゲートと、
前記NORゲートの出力を反転させるインバータとを含むことを特徴とする請求項16記載のブースト回路。 - 前記論理組合せ部は、
前記クランプ信号と、前記クランプイネーブル信号を否定論理積するNANDゲートと、
前記NANDゲートの出力を反転させるインバータとを含むことを特徴とする請求項16記載のブースト回路。 - 前記クランプ回路それぞれの比較部は、前記クランプ回路それぞれの電圧分配部を駆動させるためのイネーブル信号を反転させたイネーブルバー信号によって駆動することを特徴とする請求項10記載のブースト回路。
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