JP2007102483A - 半導体集積回路 - Google Patents
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Abstract
【課題】位相が均等にシフトした多相の高周波クロックを生成可能な半導体集積回路を提供する。
【解決手段】第1クロック対VC0,VC180及び第2クロック対VC90,VC270の位相差及びデューティーサイクルを補正し、第1クロック対VC0,VC180及び第2クロック対VC90,VC270間の位相差を補正して、第1出力クロック対CK0,CK180及び第2出力クロック対CK90,CK270を生成する補正回路25aと、第1出力クロック対CK0,CK180及び第2出力クロック対CK90,CK270のデューティーサイクルを検知し、第1出力クロック対CK0,CK180及び第2出力クロック対CK90,CK270間の位相差を検知して、補正回路25aを制御する制御回路26aとを備える。
【選択図】図1
【解決手段】第1クロック対VC0,VC180及び第2クロック対VC90,VC270の位相差及びデューティーサイクルを補正し、第1クロック対VC0,VC180及び第2クロック対VC90,VC270間の位相差を補正して、第1出力クロック対CK0,CK180及び第2出力クロック対CK90,CK270を生成する補正回路25aと、第1出力クロック対CK0,CK180及び第2出力クロック対CK90,CK270のデューティーサイクルを検知し、第1出力クロック対CK0,CK180及び第2出力クロック対CK90,CK270間の位相差を検知して、補正回路25aを制御する制御回路26aとを備える。
【選択図】図1
Description
本発明は、多相の高周波クロックを生成する半導体集積回路に関する。
近年、コンピュータ、ゲーム機器、及びネットワーク機器等の高速化に伴い、システム上での各半導体チップ間のデータ転送速度も高速化されている。特にDRAM等の半導体メモリにおいては、コアのアクセスサイクルの高速化に対する各入出力ピンの高速化(高周波化)の比率は年々増加傾向にある。このため、入出力回路の高速化が、半導体メモリの高速動作の性能を向上するための重要な要素なってきている。入出力回路のデータレートを高速化するために、位相同期化ループ(PLL)回路を用いて、外部の基準クロックよりも多相の高周波クロックを生成して高いデータレートの入出力を実現することも行われている(例えば、非特許文献1参照。)。
一般的に、CMOS回路において、クロックのデューティーサイクルは、クロックのハイレベル(以下において“H”と略記する。)から“L”(以下において“L”と略記する。)、及び“L”から“H”の遷移時間が長いほど、ノイズ、トランジスタ特性の不整合、回路の寄生容量、及び寄生抵抗の不整合等の影響を受けやすい。このため、PLL回路において、小振幅で動作する電圧制御発振器(VCO)や、VCOが出力する小振幅クロックを電源電圧レベルまで増幅するアンプ回路は、デューティーサイクルを悪化させる主要な要因となることが多い。尚、デューティーサイクル(デューティー比)とは、クロックの1周期における“H”の比率であり、通常50%に維持される。
ノイズや寄生容量の不整合は、回路及びレイアウト設計の際に回路パターンの対称性を留意すること等によって最小限に抑えることはできるが、トランジスタ特性の不整合はトランジスタのチャネル面積を増加させる以外に低減する方法がない。しかし、トランジスタのチャネル面積を増加させることにより、チップ面積の増加、消費電流の増加、及び高周波特性の悪化等の弊害が生じる。これらの状況から、実際のPLL回路では、VCOの小振幅クロックからCMOSクロックに増幅する際に、デューティーサイクルを補正する回路構成をとることがある。
しかしながら、多相の高周波クロックを用いる場合、デューティーサイクルを補正するのみでは、各クロック間の位相差を補正できない。したがって、位相が均等にシフトした多相の高周波クロックを生成できないために、多相の高周波クロックを使用する入出力回路に誤動作が生じる恐れがある。よって、入出力回路のデータレートを高速化した場合に信頼性を維持することが困難である。
Kyu-hyoun Kim 他,"A 20GB/s 256Mb DRAM with an Inductorless Quadrature PLL and a Cascaded Pre-emphasis Ttansmitter",国際固体素子回路会議(ISSCC)2005 SESSION 25 ダイナミックメモリ(DYNAMIC MEMORY) 15.6,(米国),米国電気電子学会(IEEE),2005年2月9日
Kyu-hyoun Kim 他,"A 20GB/s 256Mb DRAM with an Inductorless Quadrature PLL and a Cascaded Pre-emphasis Ttansmitter",国際固体素子回路会議(ISSCC)2005 SESSION 25 ダイナミックメモリ(DYNAMIC MEMORY) 15.6,(米国),米国電気電子学会(IEEE),2005年2月9日
本発明は、位相が均等にシフトした多相の高周波クロックを生成可能な半導体集積回路を提供する。
本発明の一態様によれば、入力電圧に応じて、互いに逆位相の第1クロック対と、第1クロック対に位相が直交する第2クロック対とを生成する多相クロック発生回路と、第1及び第2クロック対の位相差及びデューティーサイクルと、第1及び第2クロック対間の位相差とを補正して、第1及び第2出力クロック対を生成する補正回路と、第1及び第2出力クロック対のデューティーサイクルと、第1及び第2出力クロック対間の位相差とを検知して、補正回路を制御する制御回路とを備える半導体集積回路が提供される。
本発明の一態様によれば、入力電圧に応じて、それぞれ位相が異なる少なくとも3つのクロックを含む多相クロックを生成する多相クロック発生回路と、多相クロックの各クロック間の位相差を補正して、多相クロックのクロック数と同数の出力クロックからなる多相出力クロックを出力する補正回路と、多相出力クロックのうちの位相の隣り合う出力クロック間の位相差を検知して補正回路を制御する制御回路とを備える半導体集積回路が提供される。
本発明によれば、位相が均等にシフトした多相の高周波クロックを生成可能な半導体集積回路を提供できる。
次に、図面を参照して、本発明の第1及び第2実施形態を説明する。以下の第1及び第2実施形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
(第1実施形態)
本発明の第1実施形態に係る半導体集積回路1は、図1に示すように、位相同期化ループ(PLL)回路2a、入力回路3、内部回路4、出力回路5、及びコントローラ6を備える。PLL回路2aは、入力電圧VINに応じて、互いに逆位相の第1クロック対VC0,VC180と、第1クロック対VC0,VC180に位相が直交する第2クロック対VC90,VC270とを生成する多相クロック発生回路(VCO)24aと、第1クロック対VC0,VC180及び第2クロック対VC90,VC270の位相差及びデューティーサイクルを補正し、第1クロック対VC0,VC180及び第2クロック対VC90,VC270間の位相差を補正して、第1出力クロック対CK0,CK180及び第2出力クロック対CK90,CK270を生成する補正回路25aと、第1出力クロック対CK0,CK180及び第2出力クロック対CK90,CK270のデューティーサイクルを検知し、第1出力クロック対CK0,CK180及び第2出力クロック対CK90,CK270間の位相差を検知して、補正回路25aを制御する制御回路26aとを備える。
本発明の第1実施形態に係る半導体集積回路1は、図1に示すように、位相同期化ループ(PLL)回路2a、入力回路3、内部回路4、出力回路5、及びコントローラ6を備える。PLL回路2aは、入力電圧VINに応じて、互いに逆位相の第1クロック対VC0,VC180と、第1クロック対VC0,VC180に位相が直交する第2クロック対VC90,VC270とを生成する多相クロック発生回路(VCO)24aと、第1クロック対VC0,VC180及び第2クロック対VC90,VC270の位相差及びデューティーサイクルを補正し、第1クロック対VC0,VC180及び第2クロック対VC90,VC270間の位相差を補正して、第1出力クロック対CK0,CK180及び第2出力クロック対CK90,CK270を生成する補正回路25aと、第1出力クロック対CK0,CK180及び第2出力クロック対CK90,CK270のデューティーサイクルを検知し、第1出力クロック対CK0,CK180及び第2出力クロック対CK90,CK270間の位相差を検知して、補正回路25aを制御する制御回路26aとを備える。
ここで、第1クロック対VC0,VC180は、第1クロックVC0、及び第1クロックVC0と逆位相の第3クロックVC180からなる。第2クロック対VC90,VC270は、第2クロックVC90、及び第2クロックVC90と逆位相の第4クロックVC270からなる。第1〜第4クロックVC0〜VC270は、それぞれ約90°位相がシフトした多相の小振幅クロックである。よって、第1クロックVC0を基準(0°)とすると、第2クロックVC90、第3クロックVC180、及び第4クロックVC270の各位相はそれぞれ90°、180°、及び270°程度となる。
補正動作が開始する前においては、補正回路25aが出力する第1〜第4出力クロックCK0〜CK270の各出力クロック間の位相差は、VCO24a及び補正回路25aの内部のトランジスタ特性の不整合等に起因して90°から多少誤差が生じる。補正動作の開始後においては、制御回路26aは、第1〜第4出力クロックCK0〜CK270の各クロックの位相差を検知して補正回路25aにフィードバックする。この結果、補正回路25aは、各クロック間の位相差を90°に補正して揃えることができる。
また、PLL回路2aは、半導体集積回路1の外部から供給される基準クロックREFCLKに応じて第1〜第4出力クロックCK0〜CK270のクロック周波数を制御する。PLL回路2aは、上述したVCO24a、補正回路25a、及び制御回路26aに加えて、位相周波数検知器(PFD)21、チャージポンプ22、ロウパスフィルタ(LPF)23、及び分周器27を備える。分周器27は、第1〜第4出力クロックCK0〜CK270の周波数を分周、即ち第1〜第4出力クロックCK0〜CK270の周期を整数倍して、PFD21へのフィードバッククロックFBCLKとして出力する。尚、図1に示す例においては、分周器27に第1出力クロックCK0が入力されているが、第1出力クロックCK0に代えて、第2出力クロックCK90〜第4出力クロックCK270のいずれか1つが分周器27に入力される構成でも良い。
更に、PFD21は、半導体集積回路1の外部から基準クロック入力端子10aを介して入力される基準クロックREFCLKとフィードバッククロックFBCLKの位相及び周波数を比較する。基準クロックREFCLKの周波数がフィードバッククロックFBCLKの周波数よりも高い場合、PFD21は、UP信号を“H”及びDN信号を“L”とする。基準クロックREFCLKの周波数がフィードバッククロックFBCLKの周波数よりも低い場合、PFD21は、UP信号を“L”及びDN信号を“H”とする。
チャージポンプ22は、UP信号が“H”及びDN信号が“L”のときは出力電圧VPMPの電圧レベルを増加させ、UP信号が“L”及びDN信号が“H”のときは出力電圧VPMPの電圧レベルを減少させる。チャージポンプ22の出力電圧VPMPは、LPF23を介してVCO24aへの入力電圧VINとして出力される。
VCO24aは、入力電圧VINの電圧レベルが高いときに高周波数の多相クロックVC0〜VC270を生成し、入力電圧VINの電圧レベルが低いときに低周波数の多相クロックVC0〜VC270を生成する。VCO24aが生成する多相クロックVC0〜VC270のそれぞれは、振幅が電源電圧よりも小さい小振幅クロックとして出力される。
補正回路25aは、多相クロックVC0〜VC270の振幅を、グラウンドGNDの電圧レベルから電源VCCの電圧レベルまでフル振幅する多相出力クロックCK0〜CK270に増幅する。この結果、出力回路5等のCMOSロジック回路に適した多相出力クロックCK0〜CK270を生成できる。
補正動作の開始後においては、PLL回路2aが生成する第1〜第4出力クロックCK0〜CK270は、図2に示すように、90°位相が正確にシフトした多相の出力クロックとなる。よって、第1出力クロックCK0を基準(0°)とすると、第2出力クロックCK90、第3出力クロックCK180、及び第4出力クロックCK270の各位相はそれぞれ90°、180°、及び270°となる。
また、入力回路3は、例えば外部からシリアル転送される入力信号SRINを第1〜第4入力信号SIN1〜SIN4にシリアル−パラレル変換する。内部回路4は、第1〜第4入力信号SIN1〜SIN4を受け取り、第1〜第4出力信号SOUT1〜SOUT4を出力する。内部回路4としては、例えばメモリ回路又は中央演算処理装置(CPU)等が使用できる。
内部回路4としてメモリ回路を使用する場合、第1〜第4入力信号SIN1〜SIN4は内部回路4に記憶される。これに対して内部回路4としてCPUを使用する場合、内部回路4は第1〜第4入力信号SIN1〜SIN4に対して各種の演算処理を施す。
更に、出力回路5は、例えば、内部回路4からの第1〜第4出力信号SOUT1〜SOUT4に対し、第1〜第4出力クロックCK0〜CK270を用いてパラレル−シリアル変換し、外部に出力データSROUTをシリアル転送する。この結果、出力回路5は、第1〜第4出力クロックCK0〜CK270のクロック周波数の4倍のデータ転送速度で出力データSROUTをできる。出力回路5の詳細については後述する。
コントローラ6は、入力回路3、内部回路4、出力回路5、及びPLL回路2aを制御する。内部回路4としてDRAM等のメモリ回路が使用される場合、コントローラ6は、外部からリードコマンド又はライトコマンドコマンド等のコマンドを受け取り、アドレスを指定して内部回路4を制御する。内部回路4としてCPUが使用される場合、コントローラ6はCPUからコマンドを受け取り半導体集積回路1の外部に転送する。
更に、補正回路25aは図3に示すように、第1及び第2位相補正回路251a,251bを備える。第1位相補正回路251aは、第1制御信号対DCCI,DCCIbの電位差に応じて第1クロック対VC0,VC180の位相差を補正し、第1位相差制御信号QCIに応じて第1クロック対VC0,VC180の平均時間を制御して第1出力クロック対CK0,CK180を生成する。第1クロック対VC0,VC180の各クロックのデューティーサイクルは、第1位相補正回路251aにより50%に補正され、第1出力クロック対CK0,CK180として出力される。
第2位相補正回路251bは、第2制御信号対DCCQ,DCCQbの電位差に応じて第2クロック対VC90,VC270の位相差を補正し、第2位相差制御信号QCQに応じて第2クロック対VC90,VC270の平均遅延を制御して第2出力クロック対CK90,CK270を生成する。第2クロック対VC90,VC270の各クロックのデューティーサイクルは、第2位相補正回路251bにより50%に補正され、第2出力クロック対CK90,CK270として出力される。
また、制御回路26aは、第1出力クロック対CK0,CK180の位相差に応じた電位差を有する第1制御信号対DCCI,DCCIbを出力し、第2出力クロック対CK90,CK270の位相差に応じた電位差を有する第2制御信号対DCCQ,DCCQbを出力し、第1出力クロック対CK0,CK180の位相と第2出力クロック対CK90,CK270の位相との位相差に応じた電位差を有する位相差制御信号対QCI,QCQを出力する。位相差制御信号対QCI,QCQは、第1位相差制御信号QCI及び第2位相差制御信号QCQからなり、第1出力クロック対CK0,CK180の位相及び第2出力クロック対CK90,CK270の位相の位相差を90°に補正するために使用される。
更に、制御回路26aは、第1出力クロック対CK0,CK180の各クロックのデューティーサイクルが50%からずれているときは、第1制御信号対DCCI,DCCIbの電位差を増加させ、第1出力クロック対CK0,CK180の各出力クロックのデューティーサイクルが50%の状態のときは第1制御信号対DCCI,DCCIbの電位差を一定に保つ。
同様に、制御回路26aは、第2出力クロック対CK90,CK270の各クロックのデューティーサイクルが50%からずれているときは、第2制御信号対DCCQ,DCCQbの電位差を増加させ、第2出力クロック対CK90,CK270の各出力クロックのデューティーサイクルが50%の状態のときは第2制御信号対DCCQ,DCCQbの電位差を一定に保つ。
尚、制御回路26aには、例えば図1に示すコントローラ6から補正開始信号RSTbが供給され、補正開始信号RSTbに応じて制御回路26aの動作が開始される。
更に、VCO24aは図4に示すように、ループ状に接続された第1〜第4遅延回路241a〜241dと、第1及び第2ラッチ回路242a,242bとを備える。第1〜第4遅延回路241a〜241dと、第1及び第2ラッチ回路242a,242bは、入力電圧VINを電源電圧(動作電圧)として動作する。したがって、第1〜第4遅延回路241a〜241dの各遅延時間は、入力電圧VINの電位が低いほど大きくなり、入力電圧VINの電位が高いほど小さくなる。
第1遅延回路241aは、第4クロックVC270を遅延させて第1クロックVC0を出力する。第2遅延回路241bは、第1クロックVC0を遅延させて第2クロックVC90を出力する。第3遅延回路241cは、第2クロックVC90を遅延させて第3クロックVC180を出力する。第4遅延回路241dは、第3クロックVC180を遅延させて第1クロックVC0を出力する。
第1〜第4遅延回路241a〜241dの各伝播遅延は理想的には等しく、入力電圧VINの電圧レベルに依存する。この結果、VCO24aは、入力電圧VINによって周波数が制御され、90°ずつ位相がシフトされた4相クロックを出力する。しかし、実際にはトランジスタ特性の不整合等によって位相差は90°から多少誤差を生じる。
第1及び第2ラッチ回路242a,242bは、VCO24aの発振条件を整える。第1ラッチ回路242aは、2つのインバータ2421,2422を備える。同様に第2ラッチ回路242bは、2つのインバータ2423,2424を備える。
第1ラッチ回路242aは、第2クロックVC90と第4クロックVC270を相補の関係、即ち位相差を180°に保つ。同様に、第2ラッチ回路242bは、第1クロックVC0と第3クロックVC180の位相差を180°に保つ。
詳細には、第1遅延回路241aは図5に示すように、p型チャネルのMOSトランジスタ(以下において「pMOSトランジスタ」という。)P1及びn型チャネルのMOSトランジスタ(以下において「nMOSトランジスタ」という。)N1とからなるCMOSインバータと、pMOSトランジスタP2及びnMOSトランジスタN2とからなるCMOSインバータの合計2段のCMOSインバータを具備する。
pMOSトランジスタP1及びP2の各ソースには入力電圧VINが印加される。図4に示す第2〜第4遅延回路241b〜241dは、図5に示す第1遅延回路241aと同様に構成される。更に、第1〜第4遅延回路241a〜241dは、すべて同一の伝播遅延となるように、各MOSトランジスタのサイズ、各配線の配線容量、寄生容量、及び寄生抵抗等が等しく設計される。
また、図4に示したインバータ2421は、図6に示すように、pMOSトランジスタP3及びnMOSトランジスタN3とからなるCMOSインバータを具備する。pMOSトランジスタP3のソースには入力電圧VINが印加される。図4に示すインバータ2422,2423,及び2424は、図5に示すインバータ2421と同様に構成される。更に、各インバータ2421,2422,2423,及び2424は、VCO24aが発振するように、MOSトランジスタのサイズが第1〜第4遅延回路241a〜241dの内部のCMOSインバータに対して適当な値に選択されている。
更に、制御回路26aは図7に示すように、第1デューティーサイクル検知回路261a、第2デューティーサイクル検知回路262a、及び位相差検知回路263aを備える。第1デューティーサイクル検知回路261aは、第1基準電流Ibias1aを用いて、第1出力クロック対CK0,CK180の各出力クロックのデューティーサイクルの差分を、第1出力クロック対CK0,CK180の1周期に流れる平均電流差に変換し、平均電流差を積分して第1制御信号対DCCI,DCCIbを出力する。
第2デューティーサイクル検知回路262aは、第2基準電流Ibias1bを用いて、第2出力クロック対CK90,CK270の各出力クロックのデューティーサイクルの差分を、第2出力クロック対CK90,CK270の1周期に流れる平均電流差に変換し、平均電流差を積分して第2制御信号対DCCQ,DCCQbを出力する。
位相差検知回路263aは、第3基準電流Ibias2を用いて、第1出力クロック対CK0,CK180の位相と第2出力クロック対CK90,CK270の位相間の位相差を、第1出力クロック対CK0,CK180及び第2出力クロック対CK90,CK270の1周期に流れる平均電流差に変換し、平均電流差を積分して位相差制御信号対QCI,QCQを出力する。
また、第1デューティーサイクル検知回路261aは、定電流源103、第1〜第3pMOSトランジスタP31〜P33、第1〜第4nMOSトランジスタN31〜N34、及び第1及び第2キャパシタC1,C2を備える。定電流源103は電源VCCに一端が接続され、第1及び第3pMOSトランジスタP31,P32の各ソースに他端が接続される。第2pMOSトランジスタP32は、第1及び第3pMOSトランジスタP31,P33の各ドレイン間に接続される。
第1〜第4nMOSトランジスタN31〜N34は、クロスカップルに接続され、それぞれのソースがグラウンドGNDに接続される。第1pMOSトランジスタP31のドレインと、第1及び第3nMOSトランジスタN31,N33の各ドレインとの接続ノードn1からは、第1制御信号DCCIが出力される。第3pMOSトランジスタP33のドレインと、第2及び第4nMOSトランジスタN32,N34の各ドレインとの接続ノードn2からは、第1制御信号DCCIと逆位相(相補)の第2制御信号DCCIbが出力される。
また、第1及び第2nMOSトランジスタN31,N32はカレントミラー回路を構成し、第1及び第2nMOSトランジスタN31,N32の特性が等しい場合、第1及び第2nMOSトランジスタN31,N32に流れる電流は等しくなる。同様に、第3及び第4nMOSトランジスタN33,N34はカレントミラー回路を構成し、第3及び第4nMOSトランジスタN33,N34の特性が等しい場合、第3及び第4nMOSトランジスタN33,N34に流れる電流は等しくなる。
第1キャパシタC1は、ノードn1とグラウンドGNDとの間に接続される。第2キャパシタC2は、ノードn2とグラウンドGNDとの間に接続される。第1キャパシタC1はノードn1に流れる電流I1を積分する。第2キャパシタC2はノードn2に流れる電流I2を積分する。尚、第1及び第2キャパシタC1,C2としては、寄生容量又はMOSトランジスタのゲート容量等を利用しても良い。
定電流源103は、定電流Ibias1aを生成して第1pMOSトランジスタP31及び第3pMOSトランジスタP33に供給する。第1出力クロック対CK0,CK180のデューティーサイクルが等しい場合、クロスカップルに接続した各nMOSトランジスタN31〜N34が飽和領域で動作する限り、ノードn1,n2を流れる電流I1,I2の平均電流は常にほぼ等しく、0.5×Ibias1aである。
また、第1出力クロックCK0が“H”且つ第3出力クロックCK180が“L”である場合、電流I1として定電流Ibias1aが流れる。これに対して、第1出力クロックCK0が“L”且つ第3出力クロックCK180が“H”である場合、電流I2として定電流Ibias1aが流れる。電流I1,I2は第1及び第2キャパシタC1,C2により電圧にそれぞれ積分される。
補正開始信号RSTbが“L”の場合、第2pMOSトランジスタP32は導通状態であるため、ノードn1,n2の各電位は等しく、第1制御信号対DCCI,DCCIbに電位差は生じない。以下の説明において補正動作が開始されるまでの期間を「イニシャル状態」という。
図8に示すタイムチャートにおいて、時刻T1までの期間においてはイニシャル状態であり、補正開始信号RSTbは“L”に設定され、第1制御信号対DCCI,DCCIbの電圧は等しくなっている。イニシャル状態においては、第1クロック対VC0,VC180のデューティーサイクルが50%からずれている場合や、第1位相補正回路252a内の各トランジスタや寄生容量等にアンバランスがある場合、第1出力クロック対CK0,CK180のデューティーサイクルには50%から誤差が生じる。一例として、図8(a)に示す第1出力クロックCK0のデューティーサイクルは25%程度であり、図8(b)に示す第3出力クロックCK180のデューティーサイクルは75%程度である。
これに対して補正開始信号RSTbが“L”から“H”に切り替わると、図7に示す第2pMOSトランジスタP32が非導通状態となる。この結果、第1出力クロックCK0及び第3出力クロックCK180のデューティーサイクルが等しくない場合、デューティーサイクルの差分が第1制御信号対DCCI,DCCIbの電位差として現れる。
第1制御信号対DCCI,DCCIbは、図3に示す第1位相補正回路251aに供給され、第1制御信号対DCCI,DCCIbの電位差に応じて第1出力クロック対CK0,CK180のデューティーサイクルが50%に補正される。以下の説明において、補正動作が開始されてから、デューティーサイクルが50%に補正されるまでの期間を「遷移状態」という。デューティーサイクルが50%に補正された後の期間を「ロック状態」という。
ロック状態においては、ノードn1,n2に流れ込む電流とノードn1,n2から流れ出す電流はすべて等しく0.5×Ibias1aになるため、ノードn1,n2の電位差は、第1位相補正回路252aが第1出力クロック対CK0,CK180のデューティーサイクルを50%に保つレベルで維持される。
尚、第2デューティーサイクル検知回路262aは、第1デューティーサイクル検知回路261aと同様に構成され、定電流源101、第1〜第3pMOSトランジスタP41〜P43、第1〜第4nMOSトランジスタN41〜N44、及び第1及び第2キャパシタC3,C4を備える。
更に、位相差検知回路263aは、定電流源102、第1〜第9pMOSトランジスタP51〜P59、第1〜第4nMOSトランジスタN51〜N54、及び第1及び第2キャパシタC5,C6を備える。第1〜第4nMOSトランジスタN51〜N54、及び第1及び第2キャパシタC5,C6の構成は、第1及び第2デューティーサイクル検知回路261a,262aとほぼ同様である。
位相差検知回路263aにおいては、定電流源102と、第1位相差制御信号QCIが発生するノードn4との間に、直列に接続された2個のpMOSトランジスタを2個並列に接続した4個のpMOSトランジスタP55,P56,P57,P58を使用している。同様に、定電流源102と、第2位相差制御信号QCQが発生するノードn3との間に、直列に接続された2個のpMOSトランジスタを2個並列にした4個のpMOSトランジスタP51,P52,P53,P54を使用している。
第1及び第2pMOSトランジスタP51,P52のゲートには、第3及び第4出力クロックCK180,CK270がそれぞれ入力される。第3及び第4pMOSトランジスタP53,P54のゲートには、第1及び第2出力クロックCK0,CK90がそれぞれ入力される。
第5及び第6pMOSトランジスタP55,P56のゲートには、第2及び第3出力クロックCK90,CK180がそれぞれ入力される。第7及び第8pMOSトランジスタP57,P58のゲートには、第4及び第1出力クロックCK270,CK0がそれぞれ入力される。
よって、第1位相差制御信号QCIが発生するノードn4には、第4出力クロックCK270と第1出力クロックCK0が同時に“L”の期間、又は第2出力クロックCK90と第3出力クロックCK180が同時に“L”の期間に電流Ibias2が流れ込む。
同様に、第2位相差制御信号QCQが発生するノードn3には、第1出力クロックCK0と第2出力クロックCK90が同時に“L”の期間、又は第3出力クロックCK180と第4出力クロックCK270が同時に“L”の期間に電流Ibias2が流れ込む。
したがって、位相差検知回路263aは、第4及び第1出力クロックCK270,CK0の位相差と第2及び第3出力クロックCK90,CK180の位相差との和と、第1及び第2出力クロックCK0,CK90の位相差と第3及び第4出力クロックCK180,CK270の位相差との和とが等しくないときは位相差制御信号対QCI,QCQの電位差を広げ、等しいときは位相差制御信号対QCI,QCQの電位差を一定に保つ。
即ち、第1出力クロック対CK0,CK180及び第2出力クロック対CK90,CK270のデューティーサイクルが50%に補正されていると、位相差検知回路263aは、第1出力クロック対CK0,CK180と第2出力クロック対CK90,CK270との間の位相差が90°からずれているときに位相差制御信号対QCI,QCQの電位差を広げ、第1出力クロック対CK0,CK180と第2出力クロック対CK90,CK270との間の位相差が90°のときに位相差制御信号対QCI,QCQの電位差を一定に保つ。
更に、第1位相補正回路252aは、図9に示すように、第1及び第2インバータ31,32、ラッチ回路41、第1〜第8pMOSトランジスタP11〜P18、及び第1〜第9nMOSトランジスタN11〜N19を備える。また、第1位相補正回路252aは、第1制御信号対DCCI,DCCIbの電位差によって、第1出力クロックCK0及び第3出力クロックCK180の立下り及び立上りエッジの位置を補正する。
第1〜第8pMOSトランジスタP11〜P18の各ソースは電源VCCに接続される。第1pMOSトランジスタP11のゲート、第2pMOSトランジスタP12のゲート、第3pMOSトランジスタP13のゲート及びドレイン、第4pMOSトランジスタP14のドレイン、及び第5pMOSトランジスタP15のゲートは相互に接続される。第4pMOSトランジスタP14のゲート、第5pMOSトランジスタP15のドレイン、第6pMOSトランジスタP16のゲート及びドレイン、第7pMOSトランジスタP17のゲート、及び第8pMOSトランジスタP18のゲートは相互に接続される。
第1nMOSトランジスタN11及び第7nMOSトランジスタN17はカレントミラー回路を構成する。第2nMOSトランジスタN12及び第8nMOSトランジスタN18はカレントミラー回路を構成する。第3及び第4nMOSトランジスタN13,N14は、第4pMOSトランジスタP14のドレインと第9nMOSトランジスタN19のドレインとの間に直列に接続される。第5及び第6nMOSトランジスタN15,N16は、第5pMOSトランジスタP15のドレインと第9nMOSトランジスタN19のドレインとの間に直列に接続される。
第3及び第4nMOSトランジスタN13,N14は、第4pMOSトランジスタP14のドレインと第9nMOSトランジスタN19のドレインとの間に直列に接続される。第3及び第4nMOSトランジスタN13,N14のゲートには第1出力クロックCK0及び第1制御信号DCCIがそれぞれ供給される。
第5及び第6nMOSトランジスタN15,N16は、第5pMOSトランジスタP15のドレインと第9nMOSトランジスタN19のドレインとの間に直列に接続される。第5及び第6nMOSトランジスタN15,N16のゲートには第3出力クロックCK180及び第2制御信号DCCIbがそれぞれ供給される。
前述したように、図7に示す第1デューティーサイクル検知回路261aは、第1出力クロックCK0及び第3出力クロックCK180のデューティーサイクルが50%からずれているときに第1制御信号対DCCI,DCCIbの電位差を広げる。
第1位相補正回路252aは、第1制御信号対DCCI,DCCIbの電位差に応じて第1出力クロックCK0及び第3出力クロックCK180のエッジをずらす機能を備える。したがって、第1デューティーサイクル検知回路261aは、遷移状態で第1出力クロックCK0及び第3出力クロックCK180のデューティーサイクルを50%にするフィードバック回路として機能する。この結果、第1出力クロックCK0及び第3出力クロックCK180のデューティーサイクルが50%に近づくように補正される。
詳細には、図8(e)及び(f)に示すように、第2制御信号DCCIbの電位が高くなると信号CO1の立下りエッジと信号CO1bの立上がりエッジの傾きが急峻になる。これに対して、第1制御信号DCCIの電位が下がると信号CO1の立上がりエッジと信号CO1bの立下りエッジの傾きが緩やかになる。
図9に示す第1及び第2インバータ31,32は、電源電圧のほぼ1/2のレベルを閾値として、信号CO1b及び信号CO1の反転信号を出力する。第1及び第2インバータ31,32は、信号CO1b及び信号CO1を反転するとともに、電源電圧レベルまで増幅した第1出力クロック対CK0,CK180を生成する。また、ラッチ回路41は、2つのインバータ42,43をクロスカップル接続した構成であり、第1出力クロック対CK0,CK180を相補に動作させる。
更に、第9nMOSトランジスタN19のゲートには第1位相差制御信号QCIが供給される。この結果、第1位相差制御信号QCIの電位が高くなると第1クロック対VC0,VC180が入力されてから第1出力クロック対CK0,CK180が出力されるまでのまでの伝播遅延が速くなる。これに対して、第1位相差制御信号QCIの電位が低くなると第1クロック対VC0,VC180が入力されてから第1出力クロック対CK0,CK180が出力されるまでのまでの伝播遅延が遅くなる。したがって、第1位相差制御信号QCIにより、第1出力クロック対CK0,CK180の位相、即ち立上り及び立下りエッジの位置を補正できる。
この結果、第1位相補正回路252aは、第1制御信号対DCCI,DCCIbの電位差によって第1クロック対VC0,VC180のデューティーサイクルを補正することが可能であり、且つ、第1クロック対VC0,VC180の立上がり、立下りエッジを同時に補正して第1出力クロック対CK0,CK180を生成できる。
一方、第2位相補正回路252bは、第1位相補正回路251aと同様に構成され、第1及び第2インバータ33,34、ラッチ回路44、第1〜第8pMOSトランジスタP21〜P28、及び第1〜第9nMOSトランジスタN21〜N29を備える。第2位相補正回路252bにおいては、第2位相差制御信号QCQの電位が低くなると第2クロック対VC90,VC270が入力されてから第2出力クロック対CK90,CK270が出力されるまでのまでの伝播遅延が遅くなる。
したがって、補正回路25aは、デューティーサイクルが50%(位相差180°)の第1出力クロック対CK0,CK180と、第2出力クロック対CK90,CK270とを生成できる。更に、第1出力クロック対CK0,CK180の立上りエッジから第2出力クロック対CK90,CK270の立上りエッジまでの期間と、第2及び第4出力クロックCK90,CK270の立上りエッジから第1及び第3出力クロックCK0,CK180までの期間を等しくすることができる。
尚、図1に示した出力回路5は図10に示すように、例えば、第1ラッチ回路31、第2ラッチ回路32、第1フリップフロップ(F/F)33、及び第2F/F34、論理回路21a、出力バッファ22a、及び電流源トランジスタTr5を備える。第1ラッチ回路31は、第3出力クロックCK180の立上りエッジで第1出力信号SOUT1を通過させ、第3出力クロックCK180が“L”時において出力を維持する。この結果、第1位相シフト信号が生成される。第2ラッチ回路32は、第4出力クロックCK270の立上りエッジで第2出力信号SOUT2を通過させ、第4出力クロックCK270が“L”時において出力を維持して、第2位相シフト信号を生成する。
また、第1F/F33は、第1出力クロックCK0の立上りエッジで第3出力信号SOUT3を保持し、第3位相シフト信号を生成する。第2F/F34は、第2出力クロックCK90の立上りエッジで第4出力信号SOUT4を保持し、第4位相シフト信号を生成する。この結果、第1〜第4位相シフト信号のそれぞれは90°位相が異なる信号となる。
更に、論理回路21aは、第1〜第4位相シフト信号の内の1つと第1〜第4出力クロックCK0〜CK270の内の2つとを組み合わせて論理演算を実行する。出力バッファ22aは、論理回路21aの出力に応じて出力データSROUTを生成する。電流源トランジスタTr5は、ゲートに一定電圧Vbiasが印加され、出力バッファ22aに一定電流を供給する。
論理回路21aは、第1AND回路211a〜第4AND回路211dを備える。第1AND回路211a〜第4AND回路211dのそれぞれは、第1〜第4出力クロックCK0〜CK270の内、位相が隣り合う2つの内部クロックをAND演算に使用する。一例として第1AND回路211aは、第1出力クロックCK0、第4出力クロックCK270、及び第1位相シフト信号をAND演算して第1出力制御信号S1を生成する。
ここで、第1出力クロックCK0の位相を0°とし、第4出力クロックCK270の位相を270°とすると、第1出力クロックCK0及び第4出力クロックCK270は、特定のタイミングで同時に“H”状態となる。第1出力クロックCK0及び第4出力クロックCK270が同時に“H”状態となる期間において、第1位相シフト信号が“H”である場合、第1AND回路211aから“H”信号が生成される。
また、第1AND回路211a〜第4AND回路211dのそれぞれは、例えばCMOS回路として構成される。よって、第1AND回路211aは、第1NAND回路212a及び第1NAND回路212aに接続された第1インバータ213aを備える。同様に、第2AND回路211bは、第2NAND回路212b及び第2NAND回路212bに接続された第2インバータ213bを備える。第3AND回路211cは、第3NAND回路212c及び第3NAND回路212cに接続された第3インバータ213cを備える。第3AND回路211dは、第3NAND回路212d及び第3NAND回路212dに接続された第3インバータ213dを備える。
更に、第1NAND回路212aは、第1出力クロックCK0、第4出力クロックCK270、及び第1位相シフト信号をNAND演算する。第1インバータ213aは、第1NAND回路211aの出力信号R1を反転することにより第1出力制御信号S1を生成する。第2NAND回路212bは、第1出力クロックCK0、第2出力クロックCK90、及び第2位相シフト信号をNAND演算する。第2インバータ213bは、第2NAND回路212bの出力信号R2を反転することにより第2出力制御信号S2を生成する。
第3NAND回路212cは、第2出力クロックCK90、第3出力クロックCK180、及び第3位相シフト信号をNAND演算する。第3インバータ213cは、第3NAND回路212cの出力信号R3を反転することにより第3出力制御信号S3を生成する。第4NAND回路212dは、第3出力クロックCK180、第4出力クロックCK270、及び第4位相シフト信号をNAND演算する。第4インバータ213dは、第4NAND回路212dの出力信号R4を反転することにより第4出力制御信号S4を生成する。
一方、出力バッファ22aは、例えばオープンドレイン型に構成される。即ち出力バッファ22aは、出力端子10cと電流源トランジスタTr5との間に並列に接続された第1出力トランジスタTr1〜第4出力トランジスタTr4を備える。第1出力トランジスタTr1〜第4出力トランジスタTr4及び電流源トランジスタTr5のそれぞれとしては、例えばnMOSトランジスタが使用できる。第1出力トランジスタTr1〜第4出力トランジスタTr4は、第1出力制御信号S1〜第4出力制御信号S4に応じてそれぞれオン状態となる。データ出力時においては、第1出力制御信号S1〜第4出力制御信号S4のいずれか1つのみが“H”となるので、第1出力トランジスタTr1〜第4出力トランジスタTr4のいずれか1つのみがオン状態となる。尚、出力端子10cは、図1に示す半導体集積回路1の外部において図示を省略する終端抵抗を介して終端電源に接続される。
このように、本発明の第1実施形態によれば、2対のクロックのデューティーサイクルを50%に補正し、2対のクロック間の位相差を90°に補正することができる。これは結局、4相の各クロック間の位相差を90°に補正する動作になっている。したがって、4相クロックCK0〜CK270よりも高周波のクロックを用いることなく、90°ずつ正確に位相がシフトした4相クロックCK0〜CK270を生成できる。この結果、クロック周波数と消費電力の増大を抑えつつ、出力データSROUTの転送速度を第1〜第4出力クロックCK0〜CK270の周波数の4倍に高めることが可能な半導体集積回路1を提供できる。一例として、第1〜第4出力クロックCK0〜CK270のそれぞれの周波数を400[MHz]又は800[MHz]とすると、半導体集積回路1のデータ転送速度(ビットレート)はそれぞれ1.6[Gbps]又は3.2[Gbps]となる。よって、クロック周波数の増大を抑えつつ、出力データSROUTの転送速度を向上させることが可能となる。
(第1実施形態の変形例)
本発明の第1実施形態の変形例に係る半導体集積回路は、図11に示すように、制御回路26bが位相差制御信号対QCI,QCQを生成しない点が図3と異なる。また、制御回路26bに第1補正開始信号RSTb、及び第1補正開始信号RSTbと逆位相の第2補正開始信号RSTが入力される点が図3と異なる。VCO24aは図4と同様に構成される。
本発明の第1実施形態の変形例に係る半導体集積回路は、図11に示すように、制御回路26bが位相差制御信号対QCI,QCQを生成しない点が図3と異なる。また、制御回路26bに第1補正開始信号RSTb、及び第1補正開始信号RSTbと逆位相の第2補正開始信号RSTが入力される点が図3と異なる。VCO24aは図4と同様に構成される。
図3に示す制御回路26aが第1制御信号対DCCI,DCCIb及び第2制御信号対DCCQ,DCCQbと、位相差制御信号対QCI,QCQとに分けて補正回路25aにフィードバックしていたのに対し、図11に示す制御回路26bは、第1制御信号対DCCI,DCCIb及び第2制御信号対DCCQ,DCCQbのみを補正回路25bにフィードバックする。
即ち、制御回路26bは、第1制御信号対DCCI,DCCIbの電位差によって第1出力クロック対CK0,CK180のデューティーサイクルを補正するだけでなく、第1制御信号対DCCI,DCCIbの平均電位を制御することによって、第1出力クロック対CK0,CK180の立上り及び立下りエッジ両エッジの位置(平均遅延)を補正する。
同様に、制御回路26bは、第2制御信号対DCCQ,DCCQbの平均電位を制御することによって、第2出力クロック対CK90,CK270の立上り及び立下りエッジ両エッジの位置(平均遅延)を補正する。
また、制御回路26bは、図12に示すように、第1デューティーサイクル検知回路261b、第2デューティーサイクル検知回路262b、及び位相差検知回路263bを備える。第1及び第2デューティーサイクル検知回路261b,262bの構成は図7と同様であるが、図12においては、図7に示す定電流源101及び定電流源103としてpMOSトランジスタP44及びpMOSトランジスタP34がそれぞれ使用されている。第1及び第2デューティーサイクル検知回路261b,262bでそれぞれ使用される基準電流Ibias1a,Ibias1bは、位相差検知回路263bが出力する位相差制御信号対QCI,QCQの電位に応じて変化する。
更に、位相差検知回路263bは、図7に示す位相差検知回路263aの各pMOSトランジスタと各nMOSトランジスタを逆に構成した接続になっており、第4及び第1出力クロックCK270,CK0間の位相差と第2及び第3出力クロックCK90,CLK180間の位相差の和と、第1及び第2出力クロックCK0,CK90間の位相差と第3及び第4出力クロックCK180,CK270間の位相差の和が等しくないときは位相差制御信号対QCI,QCQの電位差を広げ、等しいときは位相差制御信号対QCI,QCQの電位差を一定に保つ。
詳細には、位相差検知回路263bは、定電流源104、第1〜第4pMOSトランジスタP61〜P64、第1〜第8nMOSトランジスタN61〜N68、及び第1及び第2キャパシタC7,C8を備える。位相差検知回路263bにおいては、第1位相差制御信号QCIが発生するノードn6と、定電流源104との間に、直列に接続された2個のnMOSトランジスタを2個並列に接続した4個のnMOSトランジスタN65,N66,N67,N68を使用している。
同様に、第2位相差制御信号QCQが発生するノードn5と、定電流源104との間に、直列に接続された2個のnMOSトランジスタを2個並列に接続した4個のnMOSトランジスタN61,N62,N63,N64を使用している。
第1及び第2nMOSトランジスタN61,N62のゲートには、第1及び第2出力クロックCK0,CK90がそれぞれ入力される。第3及び第4nMOSトランジスタN63,N64のゲートには、第3及び第4出力クロックCK180,CK270がそれぞれ入力される。
第5及び第6nMOSトランジスタN65,N66のゲートには、第4及び第1出力クロックCK270,CK0がそれぞれ入力される。第7及び第8pMOSトランジスタN67,N68のゲートには、第3及び第2出力クロックCK180,CK90がそれぞれ入力される。
また、第1及び第2pMOSトランジスタP61,P62はカレントミラー回路を構成し、第1及び第2pMOSトランジスタP61,P62の特性が等しい場合、第1及び第2pMOSトランジスタP61,P62に流れる電流は等しくなる。同様に、第3及び第4pMOSトランジスタP63,P64はカレントミラー回路を構成し、第3及び第4pMOSトランジスタP63,P64の特性が等しい場合、第3及び第4pMOSトランジスタP63,P64に流れる電流は等しくなる。
よって、第1位相差制御信号QCIが発生するノードn6には、第4出力クロックCK270と第1出力クロックCK0が同時に“H”の期間、又は第2出力クロックCK90と第3出力クロックCK180が同時に“H”の期間に電流Ibias2が流れる。同様に、第2位相差制御信号QCQが発生するノードn5には、第1出力クロックCK0と第2出力クロックCK90が同時に“H”の期間、又は第3出力クロックCK180と第4出力クロックCK270が同時に“H”の期間に電流Ibias2が流れる。ノードn6に流れる電流はキャパシタC8により電圧に積分され、ノードn5に流れる電流はキャパシタC7により電圧に積分される。
したがって、位相差検知回路263bは、第4及び第1出力クロックCK270,CK0の位相差と第2及び第3出力クロックCK90,CK180の位相差との和と、第1及び第2出力クロックCK0,CK90の位相差と第3及び第4出力クロックCK180,CK270の位相差との和とが等しくないときは位相差制御信号対QCI,QCQの電位差を広げ、等しいときは位相差制御信号対QCI,QCQの電位差を一定に保つ。
更に、補正回路25bは図13に示すように、図9に示した第1位相補正回路253aの第9nMOSトランジスタN19と第2位相補正回路253bの第9nMOSトランジスタN29を具備しない構成である。その他の構成は図9と同様である。
このように、本発明の第1実施形態の変形例に係る半導体集積回路によれば、第1実施形態と同様に、第1〜第4出力クロックCK0〜CK270の各出力クロック間の位相差をフィードバックして、各クロック間の位相差を90°に揃えることが可能である。したがって、90°ずつ正確に位相がシフトした4相出力クロックCK0〜CK270を、4相出力クロックCK0〜CK270よりも高周波のクロックを用いることなく生成できる。更に、第1実施形態の変形例においては、第1実施形態に比べて、MOSトランジスタの個数や信号配線数を削減できる。
(第2実施形態)
本発明の第2実施形態に係る半導体集積回路は図14に示すように、図11に示すVCO24a及び補正回路25bと共に使用される制御回路26cであって、第1〜第4出力クロックCK0〜CK270のうち位相が隣り合う出力クロック間の位相差を検知する構成である。制御回路26cは、補正回路25bが出力する第1〜第4出力クロックCK0〜CK270を受け取り、第4及び第1出力クロックCK270,CK0間の位相差と第2及び第3出力クロックCK90,CK180間の位相差とに応じた電位差を有する第1制御信号対DCCI,DCCIbを生成し、第1及び第2出力クロックCK0,CK90間の位相差と第3及び第4出力クロックCK180,CK270間の位相差とに応じた電位差を有する第2制御信号対DCCQ,DCCQbを生成する。
本発明の第2実施形態に係る半導体集積回路は図14に示すように、図11に示すVCO24a及び補正回路25bと共に使用される制御回路26cであって、第1〜第4出力クロックCK0〜CK270のうち位相が隣り合う出力クロック間の位相差を検知する構成である。制御回路26cは、補正回路25bが出力する第1〜第4出力クロックCK0〜CK270を受け取り、第4及び第1出力クロックCK270,CK0間の位相差と第2及び第3出力クロックCK90,CK180間の位相差とに応じた電位差を有する第1制御信号対DCCI,DCCIbを生成し、第1及び第2出力クロックCK0,CK90間の位相差と第3及び第4出力クロックCK180,CK270間の位相差とに応じた電位差を有する第2制御信号対DCCQ,DCCQbを生成する。
図14に示す制御回路26cは、定電流源105、第1〜第14pMOSトランジスタP71〜P84、第1〜第16nMOSトランジスタN71〜N86、及び第1〜第4キャパシタC9〜C12を備える。第1〜第16nMOSトランジスタN71〜N86は、互いにクロスカップルした接続としている。
第1及び第2pMOSトランジスタP71,P72は、定電流源105と第3制御信号DCCQの出力ノードn1との間に直列に接続される。第3及び第4pMOSトランジスタP73,P74は、定電流源105と、第4制御信号DCCQbの出力ノードn2との間に直列に接続される。第5及び第6pMOSトランジスタP75,P76は、定電流源105と、第2制御信号DCCIbの出力ノードn3との間に直列に接続される。第7及び第8pMOSトランジスタP77,P78は、定電流源105と、第1制御信号DCCIの出力ノードn4との間に直列に接続される。
第1及び第2pMOSトランジスタP71,P72の各ゲートには第3及び第2出力クロックCK180,CK90がそれぞれ入力される。第3及び第4pMOSトランジスタP73,P74の各ゲートには第1及び第4出力クロックCK0,CK270がそれぞれ入力される。第5及び第6pMOSトランジスタP75,P76の各ゲートには第4及び第3出力クロックCK270,CK180がそれぞれ入力される。第7及び第8pMOSトランジスタP77,P78の各ゲートには第2及び第1出力クロックCK90,CK0がそれぞれ入力される。
更に、第1〜第4nMOSトランジスタN71〜N74、第5〜第8nMOSトランジスタN75〜N78、第9〜第12nMOSトランジスタN79〜N82、及び第13〜第16nMOSトランジスタN83〜N86は、それぞれカレントミラー回路を構成する。一部の信号配線の図示を省略しているが、第3及び第6nMOSトランジスタN73,N76の各ドレインはノードn4に接続される。第4及び第5nMOSトランジスタN74,N75の各ドレインはノードn3に接続される。第11及び第14nMOSトランジスタN81,N84の各ドレインはノードn1に接続される。第12及び第13nMOSトランジスタN82,N83の各ドレインはノードn2に接続される。
よって、第1〜第16nMOSトランジスタN71〜N86のそれぞれが飽和領域で動作している限り、定電流源105から各出力ノードn1〜n4を介してグラウンドGNDに対して流れる電流は常にほぼ等しく、0.25×Ibiasとなっている。
また、第9〜第14pMOSトランジスタP79〜P84は、イニシャル状態においては導通状態であり、第1制御信号DCCI、第2制御信号DCCIb、第3制御信号DCCQ、及び第4制御信号DCCQbの各電位を等電位リセットする。
イニシャル状態から遷移状態に移行すると、第9〜第14pMOSトランジスタP79〜P84は非導通状態となり、第1〜第4出力クロックCK0〜CK270の各出力クロック間の位相差に誤差が生じている場合、第1制御信号対DCCI,DCCIb及び第2制御信号対DCCQ,DCCQbに電位差が生じる。
第1及び第2pMOSトランジスタP71,P72は、第3及び第2出力クロックCK180,CK90がいずれも“L”となる期間、例えば図2に示す時刻t2〜t3の期間に導通状態となる。よって、図14に示す電源VCCからノードn1には、第3出力クロックCK180の立下りエッジ(第1出力クロックCK0の立上がりエッジ)から、第2出力クロックCK90の立上がりエッジまでの位相までの期間において電流が流れ込む。
一例として、第1出力クロックCK0の立上がりエッジから第2出力クロックCK90の立上がりエッジまでの位相差が72°のとき、電源VCCからノードn1に流れ込む電流は0.2×Ibiasとなって、グラウンドGNDに流れ出る電流(0.25×Ibias)より小さく、第3制御信号DCCQの電位が下がる。
また、第1出力クロックCK0の立上がりエッジから第2出力クロックCK90立上がりエッジまでの位相差が90°のときは電源VCCからノードn1に流れ込む電流は0.25×Ibiasとなるためノードn1に流れ込む電流と流れ出す電流が釣り合い、ノードn1の電位(第3制御信号DCCQ)は一定になる。
更に、第1出力クロックCK0の立上がりエッジから第2出力クロックCK90立上がりエッジまでの位相差が90°より大きい108°のような場合は、電源VCCからノードn1に流れ込む電流は0.3×Ibiasとなって、グラウンドGNDに流れ出る電流より大きくノードn1の電位(第3制御信号DCCQ)は上がる。
このように、ノードn1の電位(第3制御信号DCCQ)は、第1出力クロックCK0の立上がりエッジから第2出力クロックCK90立上がりエッジまでの位相差が90°より小さいときは下がり、大きいときは上がる。
同様に、第3及び第4pMOSトランジスタP73,P74は、第1及び第4出力クロックCK0,CK270がいずれも“L”となる期間、例えば図2に示す時刻t4〜t5の期間に導通状態となる。よって、図14に示す電源VCCからノードn2には、第3出力クロックCK180の立上がりエッジから第4出力クロックCK270の立上がりエッジまでの位相までの期間だけ電流が流れ込む。この結果、ノードn2の電位(第4制御信号DCCQb)は、第3出力クロックCK180及び第4出力クロックCK270の各立上がりエッジ間の位相差が90°より小さいときに下がり、大きいときに上がる。
また、第5及び第6pMOSトランジスタP75,P76は、第4及び第3出力クロックCK270,CK180がいずれも“L”となる期間、例えば図2に示す時刻t3〜t4の期間に導通状態となる。よって、図14に示す電源VCCからノードn3には、第2出力クロックCK90の立上がりエッジから第3出力クロックCK180の立上がりエッジまでの位相までの期間だけ電流が流れ込む。この結果、ノードn3の電位(第2制御信号DCCIb)は、第2出力クロックCK90及び第3出力クロックCK180の各立上がりエッジ間の位相差が90°より小さいときに下がり、大きいときに上がる。
第7及び第8pMOSトランジスタP77,P78は、第2及び第1出力クロックCK90,CK0がいずれも“L”となる期間、例えば図2に示す時刻t1〜t2の期間に導通状態となる。よって、図14に示す電源VCCからノードn4には、第4出力クロックCK270の立上がりエッジから第1出力クロックCK0の立上がりエッジまでの位相までの期間だけ電流が流れ込む。この結果、ノードn4の電位(第1制御信号DCCI)は、第4出力クロックCK270及び第1出力クロックCK0の各立上がりエッジ間の位相差が90°より小さいときに下がり、大きいときに上がる。
したがって、第1制御信号対DCCI,DCCIb及び第2制御信号対DCCQ,DCCQbを図13に示す補正回路25bに供給することにより、第1〜第4クロックVC0〜VC270の各クロック間の位相差が90°に補正された第1〜第4出力クロックCK0〜CK270を生成できる。
このように、本発明の第2実施形態によれば、図14に示す制御回路26cを図11に示すVCO24a及び補正回路25bと共に使用することで、4相出力クロックCK0〜CK270よりも高周波のクロックを用いることなく、90°ずつ正確に位相がシフトした4相出力クロックCK0〜CK270を生成できる。更に、図14に示す制御回路26cは、図12に示す制御回路26bと比べて、回路の素子数及び消費電流、第1〜第4出力クロックCK0〜CK270の負荷ゲート容量を削減できる。
(第2実施形態の第1変形例)
本発明の第2実施形態の第1変形例に係る半導体集積回路は、図15に示すように、VCO24bが、位相が約60°ずつシフトした6相クロック、即ち第1クロックVC0、第2クロックVC60、第3クロックVC120、第4クロックVC180、第5クロックVC240、及び第6クロックVC300を生成する。第1クロックVC0を基準(0°)とすると、第2クロックVC60、第3クロックVC120、第4クロックVC180、第5クロックVC240、及び第6クロックVC300の各位相はそれぞれ60°、120°、180°、240°、及び300°程度となる。尚、第1〜第6クロックVC0〜VC300の各振幅は電源電圧よりも小さい。
本発明の第2実施形態の第1変形例に係る半導体集積回路は、図15に示すように、VCO24bが、位相が約60°ずつシフトした6相クロック、即ち第1クロックVC0、第2クロックVC60、第3クロックVC120、第4クロックVC180、第5クロックVC240、及び第6クロックVC300を生成する。第1クロックVC0を基準(0°)とすると、第2クロックVC60、第3クロックVC120、第4クロックVC180、第5クロックVC240、及び第6クロックVC300の各位相はそれぞれ60°、120°、180°、240°、及び300°程度となる。尚、第1〜第6クロックVC0〜VC300の各振幅は電源電圧よりも小さい。
補正回路25cは、第1〜第3位相補正回路254a〜254cを備える。第1〜第6クロックVC0〜VC300のうちの位相が相補の関係となる第1及び第4クロックVC0,VC180は第1クロック対として第1位相補正回路254aに入力され、第2及び第5クロックVC60,VC240は第2クロック対として第2位相補正回路254bに入力され、第3及び第6クロックVC120,VC300は第3クロック対として第3位相補正回路254cに入力される。
更に、補正回路25cは、第1〜第6クロックVC0〜VC300の振幅を増幅するとともに、第1〜第6クロックVC0〜VC300の各位相を補正して第1〜第6出力クロックCK0〜CK300を出力する。位相が60°ずつシフトした6相の出力クロック、即ち第1出力クロックCK0、第2出力クロックCK60、第3出力クロックCK120、第4出力クロックCK180、第5出力クロックCK240、及び第6出力クロックCK300を生成する。
制御回路26dは、第1〜第6出力クロックCK0〜CK300の各出力クロック間の位相差を検知して補正回路25cを制御する。具体的には、制御回路26dは、第1出力クロック対CK0,CK180の位相差に応じた電位差を有する第1制御信号対DCC0,DCC180を出力し、第2出力クロック対CK60,CK240の位相差に応じた電位差を有する第2制御信号対DCC60,DCC240を出力し、第3出力クロック対CK120,CK300の位相差に応じた電位差を有する第3制御信号対DCC120,DCC300を出力する。
また、第1位相補正回路254aは、第1制御信号対DCC0,DCC180の電位差に応じて第1クロック対VC0,VC180の位相差を補正し、第1制御信号対DCC0,DCC180の平均電位に応じて第1クロック対VC0,VC180の立上り及び立下りエッジ両エッジの位置(平均遅延)を補正し、第1出力クロック対CK0,CK180を生成する。
同様に、第2位相補正回路254bは、第2制御信号対DCC60,DCC240の電位差に応じて第2クロック対VC60,VC240の位相差を補正し、第2制御信号対DCC60,DCC240の平均電位に応じて第2クロック対VC60,VC240の立上り及び立下りエッジ両エッジの位置(平均遅延)を補正し、第2出力クロック対CK60,CK240を生成する。
第3位相補正回路254cは、第3制御信号対DCC120,DCC300の電位差に応じて第3クロック対VC120,VC300の位相差を補正し、第3制御信号対DCC120,DCC300の平均電位に応じて第3クロック対VC120,VC300の立上り及び立下りエッジ両エッジの位置(平均遅延)を補正し、第3出力クロック対CK120,CK300を生成する。
更に、VCO24bは、図16に示すように、第1〜第6遅延回路243a〜243fと、第1〜第3ラッチ回路245a〜245cとを備える。第1〜第6遅延回路243a〜243fと、第1〜第3ラッチ回路245a〜245cは、入力電圧VINを電源電圧(動作電圧)として動作する。したがって、第1〜第6遅延回路243a〜243fの各遅延時間は、入力電圧VINの電位が低いほど大きくなり、入力電圧VINの電位が高いほど小さくなる。
第1遅延回路243aは、第1クロックVC0を遅延させて第5クロックVC240を出力する。第2遅延回路243bは、第4クロックVC180を遅延させて第2クロックVC60を出力する。第3遅延回路243cは、第5クロックVC240を遅延させて第3クロックVC120を出力する。第4遅延回路243dは、第2クロックVC60を遅延させて第6クロックVC300を出力する。第5遅延回路243eは、第3クロックVC120を遅延させて第1クロックVC0を出力する。第6遅延回路243fは、第6クロックVC300を遅延させて第4クロックVC180を出力する。
また、第1ラッチ回路245aは、2つのインバータ2451,2452を備える。同様に第2ラッチ回路245bは、2つのインバータ2453,2454を備える。第3ラッチ回路245cは、2つのインバータ2455,2456を備える。
詳細には、第1遅延回路243aは図17(a)に示すように、pMOSトランジスタP4及びnMOSトランジスタN4とからなるCMOSインバータを具備する。pMOSトランジスタP1及びP2の各ソースには入力電圧VINが印加される。図16に示す第2〜第6遅延回路243b〜243fは、図17(a)に示す第1遅延回路243aと同様に構成される。図16に示すインバータ2451は、図17(b)に示すように、pMOSトランジスタP5及びnMOSトランジスタN5とからなるCMOSインバータを具備する。
更に、制御回路26dは、図18に示すように、定電流源106、第1〜第27pMOSトランジスタP91〜P117、第1〜第36nMOSトランジスタN91〜N126、及び第1〜第6キャパシタC21〜C26を備える。第1〜第36nMOSトランジスタN91〜N126は、互いにクロスカップルした接続としている。
第1及び第2pMOSトランジスタP91,P92は、定電流源106と第1制御信号DCC0の出力ノードn1との間に直列に接続される。第3及び第4pMOSトランジスタP93,P94は、定電流源106と、第4制御信号DCC180の出力ノードn2との間に直列に接続される。第5及び第6pMOSトランジスタP95,P96は、定電流源106と、第2制御信号DCC60の出力ノードn3との間に直列に接続される。第7及び第8pMOSトランジスタP97,P98は、定電流源106と、第5制御信号DCC240の出力ノードn4との間に直列に接続される。第9及び第10pMOSトランジスタP99,P100は、定電流源106と、第3制御信号DCC120の出力ノードn5との間に直列に接続される。第11及び第12pMOSトランジスタP101,P102は、定電流源106と、第6制御信号DCC300の出力ノードn6との間に直列に接続される。
第1及び第2pMOSトランジスタP91,P92の各ゲートには第4及び第5出力クロックCK180,CK240がそれぞれ入力される。第3及び第4pMOSトランジスタP93,P94の各ゲートには第1及び第2出力クロックCK0,CK60がそれぞれ入力される。第5及び第6pMOSトランジスタP95,P96の各ゲートには第5及び第6出力クロックCK240,CK300がそれぞれ入力される。第7及び第8pMOSトランジスタP97,P98の各ゲートには第2及び第3出力クロックCK60,CK120がそれぞれ入力される。第9及び第10pMOSトランジスタP99,P100の各ゲートには第6及び第1出力クロックCK300,CK0がそれぞれ入力される。第11及び第12pMOSトランジスタP101,P102の各ゲートには第3及び第4出力クロックCK120,CK180がそれぞれ入力される。
更に、第1〜第6nMOSトランジスタN91〜N96、第7〜第12nMOSトランジスタN97〜N102、第13〜第18nMOSトランジスタN103〜N108、第19〜第24nMOSトランジスタN109〜N114、第25〜第30nMOSトランジスタN115〜N120、第31〜第36nMOSトランジスタN121〜N126は、それぞれカレントミラー回路を構成する。
一部の信号配線の図示を省略しているが、ノードn1には、第17及び第20nMOSトランジスタN107,N110の各ドレイン及び第27及び第34nMOSトランジスタN117,N124の各ドレインが接続される。ノードn2には、第18及び第19nMOSトランジスタN108,N109の各ドレイン及び第28及び第33nMOSトランジスタN118,N123の各ドレインが接続される。
ノードn3には、第3及び第10nMOSトランジスタN93,N100の各ドレイン及び第29及び第32nMOSトランジスタN119,N122の各ドレインが接続される。ノードn4には、第4及び第9nMOSトランジスタN94,N99の各ドレイン及び第30及び第31nMOSトランジスタN120,N121の各ドレインが接続される。
ノードn5には、第5及び第8nMOSトランジスタN95,N98の各ドレイン及び第15及び第22nMOSトランジスタN105,N112の各ドレインが接続される。ノードn6には、第6及び第7nMOSトランジスタN96,N97の各ドレイン及び第16及び第21nMOSトランジスタN106,N111の各ドレインが接続される。
また、第13〜第27pMOSトランジスタP103〜P117は、イニシャル状態においては導通状態であり、第1〜第4制御信号DCC0〜DCC300の各電位を等電位リセットする。
イニシャル状態から遷移状態に移行すると、第13〜第27pMOSトランジスタP103〜P117は非導通状態となり、第1〜第6出力クロックCK0〜CK300の各出力クロック間の位相差に誤差が生じている場合、第1制御信号対DCC0,DCC180、第2制御信号対DCC60,DCC240、及び第3制御信号対DCC120,DCC300に電位差が生じる。
したがって、本発明の第2実施形態の第1変形例によれば、第1〜第6出力クロックCK0〜CK300の各出力クロック間の位相差をフィードバックして各クロック間の位相差を60°に揃えることが可能である。よって、60°ずつ正確に位相がシフトした6相出力クロックCK0〜CK300をこれらのクロックよりも高い周波数のクロックを用いることなく生成する可能となる。更に、クロック周波数と消費電力の増大を抑えつつ、出力データSROUTの転送速度を第1〜第6出力クロックCK0〜CK300の各周波数の6倍に高めることが可能な半導体集積回路を提供できる。
(第2実施形態の第2変形例)
本発明の第2実施形態の第2変形例に係る半導体集積回路は、図19に示すように、VCO24cが、位相が約120°ずつシフトした3相クロック、即ち第1クロックVC0、第2クロックVC120、及び第3クロックVC240を生成する。第1クロックVC0を基準(0°)とすると、第2クロックVC120、及び第3クロックVC240の各位相はそれぞれ120°及び240°程度となる。尚、第1〜第3クロックVC0〜VC240の振幅は電源電圧よりも小さい。
本発明の第2実施形態の第2変形例に係る半導体集積回路は、図19に示すように、VCO24cが、位相が約120°ずつシフトした3相クロック、即ち第1クロックVC0、第2クロックVC120、及び第3クロックVC240を生成する。第1クロックVC0を基準(0°)とすると、第2クロックVC120、及び第3クロックVC240の各位相はそれぞれ120°及び240°程度となる。尚、第1〜第3クロックVC0〜VC240の振幅は電源電圧よりも小さい。
補正回路25dは、第1〜第3クロックVC0〜VC240間の位相差を補正するための第1〜第3制御信号DCC0〜DCC240の電位に応じて、VCO24cが生成する第1〜第3クロックVC0〜VC240を電源電圧まで増幅する際に各クロックの伝播遅延を補正して第1〜第3出力クロックCK0〜CK240を出力する。
また、VCO24cは、図20に示すように、ループ状に接続された第1〜第3インバータ245〜247を備える。第1インバータ245は第3クロックVC240から第1クロックVC0を生成する。第2インバータ246は第1クロックVC0から第2クロックVC120を生成する。第3インバータ247は第2クロックVC120から第3クロックVC240を生成する。
詳細には、第1インバータ245は図21に示すように、pMOSトランジスタP6及びnMOSトランジスタN6とからなるCMOSインバータと、pMOSトランジスタP7及びnMOSトランジスタN7とからなるCMOSインバータとを具備する。
更に、補正回路25dは図22に示すように、第1〜第3位相補正回路255a〜255cを備える。第1位相補正回路255aは、第1制御信号DCC0に応じて第1クロックVC0を補正して第1出力クロックCK0を出力する。第2位相補正回路255bは、第2制御信号DCC120に応じて第2クロックVC120を補正して第2出力クロックCK120を出力する。第3位相補正回路255cは、第3制御信号DCC240に応じて第3クロックVC240を補正して第3出力クロックCK240を出力する。
第1位相補正回路255aは、第1及び第2pMOSトランジスタP201,P202、第1〜第4nMOSトランジスタN201〜N204、及び第1及び第2インバータ301,302を備える。第2位相補正回路255bは、第3及び第4pMOSトランジスタP203,P204、第5〜第8nMOSトランジスタN205〜N208、及び第3及び第4インバータ303,304を備える。第3位相補正回路255cは、第5及び第6pMOSトランジスタP205,P206、第9〜第12nMOSトランジスタN209〜N212、及び第5及び第6インバータ305,306を備える。
第1インバータ301は図23に示すように、pMOSトランジスタP8及びnMOSトランジスタN8とからなるCMOSインバータとして構成される。pMOSトランジスタP8のソースには入力電圧VINが印加される。
更に、制御回路26eは図24に示すように、定電流源107、第1〜第6pMOSトランジスタP221〜P226、第1〜第9nMOSトランジスタN221〜N229、及び第1〜第3キャパシタC31〜C33を備える。
第1及び第2pMOSトランジスタP91,P92は、定電流源106と第1制御信号DCC0の出力ノードn1との間に直列に接続される。第3及び第4pMOSトランジスタP93,P94は、定電流源106と、第4制御信号DCC180の出力ノードn2との間に直列に接続される。第5及び第6pMOSトランジスタP95,P96は、定電流源106と、第2制御信号DCC60の出力ノードn3との間に直列に接続される。
第1及び第2pMOSトランジスタP221,P222の各ゲートには第1及び第2出力クロックCK0,CK120がそれぞれ入力される。第3及び第4pMOSトランジスタP223,P224の各ゲートには第2及び第3出力クロックCK120,CK240がそれぞれ入力される。第5及び第6pMOSトランジスタP225,P226の各ゲートには第3及び第1出力クロックCK240,CK0がそれぞれ入力される。
更に、第1〜第3nMOSトランジスタN221〜N223、第4〜第6nMOSトランジスタN224〜N226、第7〜第9nMOSトランジスタN227〜N229は、それぞれカレントミラー回路を構成する。一部の信号配線の図示を省略しているが、ノードn1には、第6及び第8nMOSトランジスタN226,N228の各ドレインが接続される。ノードn2には、第2及び第9nMOSトランジスタN222,N229の各ドレイン及び第3及び第5nMOSトランジスタN223,N225の各ドレインが接続される。
また、第7〜第9pMOSトランジスタP227〜P229は、イニシャル状態においては導通状態であり、第1〜第3制御信号DCC0〜DCC240の各電位を等電位リセットする。
イニシャル状態から遷移状態に移行すると、第7〜第9pMOSトランジスタP227〜P229は非導通状態となり、第1〜第3出力クロックCK0〜CK240の各出力クロック間の位相差に誤差が生じている場合、第1〜第3制御信号DCC0〜DCC240に電位差が生じる。
このように、本発明の第2実施形態の第2変形例によれば、第1〜第3出力クロックCK0〜CK240の各出力クロック間の位相差をフィードバックして各クロック間の位相差を120°に揃えることが可能である。したがって、120°ずつ正確に位相がシフトした3相出力クロックCK0〜CK240をこれらのクロックよりも高い周波数のクロックを用いることなく生成することが可能である。更に、クロック周波数と消費電力の増大を抑えつつ、出力データSROUTの転送速度を第1〜第3出力クロックCK0〜CK240の各周波数の3倍に高めることが可能な半導体集積回路を提供できる。
(その他の実施形態)
上記のように、本発明は第1及び第2実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は第1及び第2実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上述した第1及び第2実施形態においては、VCO24a〜24c、補正回路25a〜25d、及び制御回路26a〜26eをPLL回路に適用する一例を説明したが、PLL回路に限らず、例えばDLL回路等の多相の高周波クロックを生成する回路であれば適用可能である。
また、第2実施形態、第2実施形態の第1変形例、及び第2実施形態の第2変形例においては、4相クロック、6相クロック、及び3相クロックを使用する一例をそれぞれ説明した。しかしながら、4相、6相、及び3相クロックに限らず5相、7相、8相、・・・のような多相クロック全般に用いることが可能である。
尚、第1及び第2実施形態においては、各回路がMOSトランジスタにより構成される一例を説明したが、ゲート絶縁膜としてシリコン酸化膜(SiO2膜)以外の材料を利用しても良い。即ち、金属・酸化膜・半導体(MOS)トランジスタに限定されるものではなく、金属・絶縁膜・半導体(MIS)トランジスタであれば良い。
このように本発明は、ここでは記載していない様々な実施形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
1…半導体集積回路
24a〜24c…VCO(多相クロック生成回路)
25a〜25d…補正回路
26a〜26e…制御回路
251a,252a,253a,254a,255a…第1位相補正回路
251b,252b,253b,254b,255b…第2位相補正回路
254c,255c…第3位相補正回路
261a,261b…第1デューティーサイクル検知回路
262a,262b…第2デューティーサイクル検知回路
263a,263b…位相差検知回路
24a〜24c…VCO(多相クロック生成回路)
25a〜25d…補正回路
26a〜26e…制御回路
251a,252a,253a,254a,255a…第1位相補正回路
251b,252b,253b,254b,255b…第2位相補正回路
254c,255c…第3位相補正回路
261a,261b…第1デューティーサイクル検知回路
262a,262b…第2デューティーサイクル検知回路
263a,263b…位相差検知回路
Claims (5)
- 入力電圧に応じて、互いに逆位相の第1クロック対と、前記第1クロック対に位相が直交する第2クロック対とを生成する多相クロック発生回路と、
前記第1及び第2クロック対の位相差及びデューティーサイクルと、前記第1及び第2クロック対間の位相差とを補正して、第1及び第2出力クロック対を生成する補正回路と、
前記第1及び第2出力クロック対のデューティーサイクルと、前記第1及び第2出力クロック対間の位相差とを検知して、前記補正回路を制御する制御回路
とを備えることを特徴とする半導体集積回路。 - 前記制御回路は、
前記第1出力クロック対の各出力クロックのデューティーサイクルの差分を第1電流差に変換し、前記第1電流差を積分して第1制御信号対を生成する第1デューティーサイクル検知回路と、
前記第2出力クロック対の各出力クロックのデューティーサイクルの差分を第2電流差に変換し、前記第2電流差を積分して第2制御信号対を生成する第2デューティーサイクル検知回路と、
前記第1及び第2出力クロック対間の位相差を第3電流差に変換し、前記第3電流差を積分して位相差制御信号対を生成する位相差検知回路
とを備え、前記補正回路は、前記第1制御信号対の電位差に応じて前記第1出力クロック対のデューティーサイクルを補正し、前記第2制御信号対の電位差に応じて前記第2クロック対のデューティーサイクルを補正し、前記位相差制御信号対に応じて前記第1及び第2クロック対間の位相差を補正することを特徴とする請求項1に記載の半導体集積回路。 - 前記制御回路は、
前記第1出力クロック対の各出力クロック間の位相差を第1電流差に変換し、前記第1電流差を積分して第1制御信号対を生成する第1デューティーサイクル検知回路と、
前記第2出力クロック対の各出力クロック間の位相差を第2電流差に変換し、前記第2電流差を積分して第2制御信号対を生成する第2デューティーサイクル検知回路と、
前記第1及び第2出力クロック対間の位相差を検知し、前記第1及び第2出力クロック対間の位相差に応じて前記第1及び第2制御信号対のそれぞれの平均電位を制御する位相差検知回路
とを備え、前記補正回路は、前記第1制御信号対の電位差に応じて前記第1クロック対のデューティーサイクルを補正し、前記第2制御信号対の電位差に応じて前記第2クロック対のデューティーサイクルを補正し、前記第1及び第2制御信号対のそれぞれの平均電位に応じて前記第1及び第2クロック対間の位相差を補正することを特徴とする請求項1に記載の半導体集積回路。 - 入力電圧に応じて、それぞれ位相が異なる少なくとも3つのクロックを含む多相クロックを生成する多相クロック発生回路と、
前記多相クロックの各クロック間の位相差を補正して、前記多相クロックのクロック数と同数の出力クロックからなる多相出力クロックを出力する補正回路と、
前記多相出力クロックのうちの位相の隣り合う出力クロック間の位相差を検知して前記補正回路を制御する制御回路
とを備えることを特徴とする半導体集積回路。 - 前記多相クロック発生回路は、互いに逆位相の第1クロック対と、前記第1クロック対に位相が直交する第2クロック対を前記多相クロックとして生成し、
前記制御回路は、前記補正回路が出力する第1〜第4出力クロックを受け取り、前記第4及び第1出力クロック間の位相差と前記第2及び第3出力クロック間の位相差とに応じた電位差を有する第1制御信号対を生成し、前記第1及び第2出力クロック間の位相差と前記第3及び第4出力クロック間の位相差とに応じた電位差を有する第2制御信号対を生成し、
前記補正回路は、前記第1制御信号対の電位差に応じて前記第1クロック対の各クロック間の位相差を補正し、前記第2制御信号対の電位差に応じて前記第2クロック対の各クロック間の位相差を補正し、前記第1及び第2制御信号対のそれぞれの平均電位に応じて前記第1及び第2クロック対間の位相差を補正することを特徴とする請求項4に記載の半導体集積回路。
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