TW201728086A - 半導體設備 - Google Patents

半導體設備 Download PDF

Info

Publication number
TW201728086A
TW201728086A TW106115217A TW106115217A TW201728086A TW 201728086 A TW201728086 A TW 201728086A TW 106115217 A TW106115217 A TW 106115217A TW 106115217 A TW106115217 A TW 106115217A TW 201728086 A TW201728086 A TW 201728086A
Authority
TW
Taiwan
Prior art keywords
delay
signal
clock
generate
counting
Prior art date
Application number
TW106115217A
Other languages
English (en)
Other versions
TWI639311B (zh
Inventor
徐榮錫
Original Assignee
愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛思開海力士有限公司 filed Critical 愛思開海力士有限公司
Publication of TW201728086A publication Critical patent/TW201728086A/zh
Application granted granted Critical
Publication of TWI639311B publication Critical patent/TWI639311B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)

Abstract

本發明提供一時脈延遲偵測電路及使用該時脈延遲偵測電路之半導體設備，係能產生週期為一時脈之一延遲時間的一週期訊號、分割該週期訊號以及計算該分割週期訊號。該時脈延遲偵測電路包括一週期訊號產生單元，係配置來產生一計數控制訊號、一週期訊號分割單元，係配置來藉由分割該計數控制訊號而產生一計數致能訊號，以及一計數單元，係配置來藉由計算具有一時脈之計數致能訊號而產生一延遲資訊訊號，其中該計數控制訊號具有一週期，該週期具有一預定時間。

Description

半導體設備
多種實施例係關於一半導體設備，尤其是指與一時脈同步操作之一半導體設備。
一種半導體設備與一時脈同步工作。舉例來說，一記憶裝置為了與一主機或是一控制器通訊而由該主機或是該控制器接收一時脈。該記憶裝置接收或是輸出與該時脈同步的資料及訊號。
該記憶裝置具有補償該延遲之一電路，該延遲係由於該裝置之內部電路而使得由該主機或是該控制器接收之時脈經歷於該裝置中。一延遲鎖定迴路以及一相位鎖定迴路為該補償電路之舉例。
第1圖係非本發明之一半導體設備10之方塊圖。如第1圖所示，該半導體設備10包含一延遲鎖定迴路電路11以及一時脈延遲偵測電路12。該延遲鎖定迴路電路11接收一輸入時脈ICLK來產生一延遲時脈CLKDLL。該延遲鎖定迴路電路11執行一延遲鎖定操作來補償在該半導體設備10中之輸入時脈ICLK的延遲。當該延遲鎖定操作完成時，該延遲鎖定迴路電路11產生一延遲鎖定完成訊號DLLLOCK。
該時脈延遲偵測電路12接收該延遲鎖定完成訊號DLLLOCK以及該延遲時脈CLKDLL。在該延遲鎖定完成訊號DLLLOCK被致能，該時脈延遲偵測電路12偵測藉由該半導體設備10之內部電路以及該延遲鎖定迴路電路11所造成之延遲量，並且輸出該偵測結果N。該偵測結果N可為了一外部時脈與自該半導體設備10之一預定訊號的同步而被使用。該預定訊號係由該半導體設備10輸出至與該半導體設備10通訊的一外部裝置。
在此描述根據本發明之一實施例的一時脈延遲偵測電路以及使用該時脈延遲偵測電路之半導體設備。該時脈延遲偵測電路能產生週期為一時脈之延遲時間的一週期訊號、分割該週期訊號以及計算該分割週期訊號。
本發明之一實施例，一時脈延遲偵測電路包含一週期訊號產生單元，係配置來產生一計數控制訊號；一週期訊號分割單元，係配置來藉由分割該計數控制訊號而產生一計數致能訊號；以及一計數單元，係配置來藉由計算具有一時脈之計數致能訊號而產生一延遲資訊訊號，其中該計數控制訊號具有一週期，該週期具有一預定時間。
本發明之一實施例，一種時脈延遲偵測電路包括一計數控制單元，係配置來產生一計數控制訊號以及基於該計數控制訊號之一計數致能訊號；一第一延遲單元，係配置來延遲該計數控制訊號並且產生一第一延遲訊號；以及一計數單元，係配置來藉由計算具有一時脈之計數致能訊號而產生一延遲資訊訊號，其中該計數控制訊號具有一週期，該週期具有一預定時間。
本發明之一實施例，一半導體設備包括一延遲鎖定迴路單元，係配置來延遲一輸入時脈並且產生一延遲時脈；一計數控制單元，係配置來產生一計數控制訊號以及基於該計數控制訊號之一計數致能訊號，該計數致能訊號被致能一持續期間，該持續期間長於一預定時間；一指令延遲線，係配置來延遲該計數控制訊號並且產生一延遲指令訊號；一計數單元，係配置來藉由計算具有該延遲時脈之計數致能訊號而產生一延遲資訊訊號；以及一輸出控制單元，係配置來基於該延遲資訊訊號以及一遲滯，藉由延遲該延遲指令訊號而產生一輸出控制訊號。
本發明之一實施例，一時脈延遲偵測電路包括：一週期訊號產生單元，係配置來產生一振盪訊號；一週期訊號分割單元，係配置來接收該振盪訊號並且產生一計數致能訊號；以及一計數單元，係配置來接收該計數致能訊號以及一時脈，並且產生一延遲資訊訊號。
於下文中將參考該等附圖來更詳細的描述各種實施例。然而，本發明可以不同之實施例來形成，而不應該被此所敘述之實施例所限制。相反的，該等實施例係為使本揭露徹底且完整，並將本發明之範圍充分傳達給本發明之技術領域中具有通常知識者。於本揭露中，相同元件符號表示於本發明各種圖式及實施例中之相同元件。
如第2圖所示，該時脈延遲偵測電路1可包含一週期訊號產生單元110、一週期訊號分割單元120以及一計數單元130。
該週期訊號產生單元110可產生一計數控制訊號OSC，以響應一計算開始訊號DLLLOCK。該計數控制訊號OSC可具有一週期，該週期之一半為一預定時間。該週期訊號產生單元110可產生一振盪訊號，該振盪訊號的週期之一半為該預定時間。如下所述，更好的是該預定時間為該時脈之週期的n倍，其中n為大於1之一整數。
該週期訊號分割單元120可接收該計數控制訊號OSC。該週期訊號分割單元120可藉由分割該計數控制訊號OSC而產生一計數致能訊號CNTEN。該週期訊號分割單元120可藉由將該計數控制訊號OSC除以m而產生該計數致能訊號CNTEN，其中m為大於2之一整數。因此，該計數致能訊號CNTEN可於二倍之一持續期間被致能，該持續期間與該預定時間一樣長。
該計數單元130可接收該計數致能訊號CNTEN以及一時脈CLK。該計數單元130可藉由計算具有該時脈CLK之計數致能訊號CNTEN而產生一延遲資訊訊號N。該計數單元130可藉由該時脈CLK來計算該計數致能訊號CNTEN之致能持續期間，並且輸出該延遲資訊訊號N作為該計數結果。該延遲資訊訊號N可為具有關於計算數目資訊之一碼訊號。
該時脈延遲偵測電路1可更包含一時脈分割單元140。該時脈分割單元140可分割該時脈CLK，以便產生一分割時脈CLK/m。該時脈分割單元140可藉由將該時脈CLK除以m而產生該分割時脈CLK/m，其中m為大於2的一整數。對於該計數控制訊號OSC之週期訊號分割單元120的除比(division ratio)可與對於該時脈CLK之時脈分割單元140的除比相同。
當該時脈CLK延遲該預定時間，上述之時脈延遲偵測電路1可精準偵測對應於該預定時間之時脈CLK有多少重複。具有該週期訊號分割單元120以及該時脈分割單元140之時脈延遲偵測電路1可精準偵測該時脈CLK的延遲量。
第3圖係為第2圖之時脈延遲偵測電路1之詳細方塊圖。如第3圖所示，該週期訊號產生單元110可包含一第一延遲單元111以及一第二延遲單元112。該第一延遲單元111可將該計數控制訊號OSC延遲一第一延遲時間量，並且產生一第一延遲訊號CMDDLL。
該第二延遲單元112可將該第一延遲訊號CMDDLL延遲一第二延遲時間量，並且產生一第二延遲訊號ORST。該第一延遲時間以及該第二延遲時間之總和可與該預定時間相同，從而對應於該時脈CLK的n倍。
該週期訊號產生單元110可與該第一延遲單元111以及該第二延遲單元112來產生該計數控制訊號OSC，該計數控制訊號OSC係以對應二倍該預定時間之一週期來振盪。
該週期訊號產生單元110可更包含一觸發單元113。該觸發單元113可接收該計算開始訊號DLLLOCK以及該第二延遲訊號ORST，並且產生該計數控制訊號OSC。因為該第二延遲訊號ORST為該計數控制訊號OSC之反向，所以該第二延遲訊號ORST可為一觸發控制訊號。
該觸發單元113可包含一第一反向器IV1、一第一NAND閘ND1以及一第二反向器IV2。該第一反向器IV1可反向該第二延遲訊號ORST或是該觸發控制訊號。該第一NAND閘ND1可接收該第一反向器IV1之輸出以及該計算開始訊號DLLLOCK。該第二反向器IV2可反向該第一NAND閘ND1之輸出並且產生該計數控制訊號OSC。當該計算開始訊號DLLLOCK被致能於一邏輯高位準時，該觸發單元113可輸出該計數控制訊號OSC於一邏輯高位準。在邏輯高位準之計數控制訊號OSC由於該第一延遲單元111以及該第二延遲單元112而經歷一延遲之後，當該第二延遲訊號ORST係於一邏輯高位準時，該觸發單元113可輸出該計數控制訊號OSC於一邏輯低位準。
該週期訊號分割單元120可藉由將該計數控制訊號OSC除以m而產生一計數致能訊號CNTEN，並且可重新設定以響應一重設訊號RST。該週期訊號分割單元120以及該時脈分割訊號140可使用一已知分割電路。該計數單元130可使用一已知計數電路。
第4圖係為根據之一實施例的一時脈延遲偵測電路1之操作時序圖。如第2圖至第4圖所示，當該計算開始訊號DLLLOCK被致能於一邏輯高位準時，該週期訊號產生單元110可產生以一週期振盪的計數控制訊號OSC，該週期為對應二倍之預定時間(n*tCK)。
當該計算開始訊號DLLLOCK致能於一邏輯高位時，該觸發單元113可輸出該計數控制訊號OSC於一邏輯高位準。在該計數控制訊號OSC由於該第一延遲單元111以及該第二延遲單元112而經歷一延遲之後，當該第二延遲訊號ORST係於一邏輯高位準，該觸發單元113可輸出該計數控制訊號OSC於一邏輯低位準，以響應該第二延遲訊號ORST。
該週期訊號分割單元120可接收該計數控制訊號OSC，將該計數控制訊號OSC除以2，並且產生該計數致能訊號CNTEN。第4圖說明一例子，該週期訊號分割單元120以及該時脈分割單元140將各該計數控制訊號OSC以及該時脈CLK除以2。因此，該計數致能訊號CNTEN可於二倍之一持續期間(2n*tCK)被致能，該持續期間與該預定時間(n*tCK)一樣。此外，該計數致能訊號CNTEN可於該時脈CLK之2n倍的一持續期間被致能，因為該預定時間可為該時脈CLK之n倍。該計數致能訊號CNTEN之中斷可導致該計數控制訊號OSC之振盪停止，從而造成該第二延遲訊號ORST的振盪。
該時脈分割單元140可將該時脈CLK除以2而產生該分割時脈CLK/2。該計數單元130可藉由該分割時脈CLK/2來計算該計數致能訊號CNTEN之致能持續期間，並且輸出該延遲資訊訊號N作為該計數結果。
舉例而言，該計數單元130可於該分割時脈CLK/2之上升邊緣來計算該計數致能訊號CNTEN之位準。以第4圖為例，因為於該計數致能訊號CNTEN之致能持續期間有該分割時脈CLK/2之3個上升邊緣，該計數單元130可輸出該延遲資訊訊號N作為包含該數目3或是該計算數目資訊的一碼訊號。
第5圖係為根據本發明之一實施例的一時脈延遲偵測電路2之方塊圖。如第5圖所示，該時脈延遲偵測電路2可包含一計數控制單元210，一第一延遲單元220以及一計數單元230。
該計數控制單元210可產生該計數控制訊號OSC，以響應該計算開始訊號DLLLOCK以及該第一延遲訊號CMDDLL。該計數控制訊號OSC可具有一週期，該週期之一半係為該預定時間。該計數控制單元210可基於該計數控制訊號OSC而產生該計數致能訊號CNTEN。該第一延遲單元220可延遲該計數控制訊號OSC來產生該第一延遲訊號CMDDLL。該計數單元230可藉由計算具有該時脈CLK之計數致能訊號CNTEN而產生該延遲資訊訊號N。
該時脈延遲偵測電路2可更包含一時脈分割單元240。該時脈分割單元240可藉由m來分割該時脈CLK並且產生一分割時脈CLK/m。
該計數單元230可藉由該分割時脈CLK/m來計算該計數致能訊號CNTEN之致能持續期間，並且輸出該延遲資訊訊號N作為該計數結果。
該時脈延遲偵測電路2可與時脈延遲偵測電路1相同。該計數控制單元210可包含該觸發單元113、該週期訊號分割單元120以及該第二延遲單元112。該時脈延遲偵測電路2之操作可與第4圖所示之時脈延遲偵測電路1之操作相同。
第6圖係為根據一實施例之一半導體設備的方塊圖。如第6圖所示，該半導體設備3可包含一延遲鎖定迴路電路300、一時脈延遲偵測電路400以及一輸出控制電路500。
該延遲鎖定迴路電路300可延遲一輸入時脈ICLK並且產生一延遲時脈CLKDLL。該延遲鎖定迴路電路300可延遲該輸入時脈ICLK來補償於該半導體設備3之內部電路(圖未示)中的一外部時脈之延遲。該輸入時脈ICLK可為被緩衝之一外部時脈。
該延遲鎖定迴路電路300可包含一時脈延遲線310、一複製延遲單元320、一相位偵測單元330以及一延遲線控制單元340。該時脈延遲線310可將該輸入時脈ICLK延遲一第一延遲時間量，並且產生該延遲時脈CLKDLL。該複製延遲單元320可將該延遲時脈CLKDLL延遲延遲之一預定量，並且產生一回饋時脈FCLK。該複製延遲單元320的延遲之預定量可表示於該半導體設備3之內部電路中的外部時脈之延遲。該相位偵測單元330可比較該輸入時脈ICLK之相位與該回饋時脈FCLK之相位。該延遲線控制單元340可基於該輸入時脈ICLK之相位與該回饋時脈FCLK之相位的比較結果來產生一延遲線控制訊號DLCRT，並且輸出該延遲線控制訊號DLCRT至該時脈延遲線310。該時脈延遲線310之延遲量可根據該延遲線控制訊號DLCRT來變化。
當該輸入時脈ICLK之相位以及該回饋時脈FCLK之相位彼此相同時，該延遲線控制單元340可產生一延遲鎖定完成訊號DLLLOCK。該延遲鎖定迴路電路300可將該輸入時脈ICLK延遲該第一延遲時間量，並且產生該延遲時脈CLKDLL。該第一延遲時間可對應於減去該輸入時脈ICLK之倍數的複製延遲單元320之延遲的時間。
該複製延遲單元320之延遲可為一第二延遲時間。該延遲鎖定迴路電路300可產生該延遲時脈CLKDLL，係為該輸入時脈ICLK被延遲該第一延遲時間量的一延遲型式。該延遲時脈CLKDLL可透過藉由該半導體設備3之內部電路而延遲該第二延遲時間量來與該外部時脈同步。
該時脈延遲偵測電路400可包含一計數控制單元410、一指令延遲線420以及一計數單元430。該時脈延遲偵測電路400可與第5圖所示之時脈延遲偵測電路2相同。
該計數控制單元410可產生該計數控制訊號OSC，以響應該延遲鎖定完成訊號DLLLOCK以及一延遲指令訊號CMDDLL。該計數控制單元410可基於該計數控制訊號OSC而產生該計數致能訊號CNTEN。該計數致能訊號CNTEN可於二倍之一持續期間被致能，該持續期間與該預定時間一樣長。
該計數控制單元410可接收該延遲鎖定完成訊號DLLLOCK作為該計算開始訊號。此外，該計數控制單元410可接收一資料輸出指令訊號CMDRD。該計數控制單元410可輸出該資料輸出指令訊號CMDRD作為該計數控制訊號OSC，以響應該延遲鎖定完成訊號DLLLOCK，表示該時脈延遲之偵測的完成。
該指令延遲線420可延遲該計數控制訊號OSC來產生該延遲指令訊號CMDDLL。該指令延遲線420可接收藉由該延遲線控制單元340所產生之延遲線控制訊號DLCRT。該延遲線控制單元340也可輸出該延遲線控制訊號DLCRT至該時脈延遲線310。
該指令延遲線420可與該時脈延遲線310相同。該指令延遲線420可將該計數控制訊號OSC延遲一第一延遲時間量，並且產生該延遲指令訊號CMDDLL。該指令延遲線420可與第5圖所示之第一延遲單元220相同。
該計數單元430可藉由計算具有該延遲時脈CLKDLL之計數致能訊號CNTEN而產生該延遲資訊訊號N。
該時脈延遲偵測電路400可更包含一時脈分割單元440。該時脈分割單元440可將該延遲時脈CLKDLL除以m，並且產生一分割時脈CLKDLL/m。該計數單元430可藉由該分割時脈CLKDLL/m來計算該計數致能訊號CNTEN之致能持續期間，並且輸出該延遲資訊訊號N作為該計數結果。
該輸出控制電路500可包含一遲滯控制單元510以及一位移單元520。該遲滯控制單元510可接收一遲滯CL以及該延遲資訊訊號N。該遲滯CL可提供為一碼訊號。該遲滯控制單元510可基於該遲滯CL以及該延遲資訊訊號N而產生一校正遲滯CL-N。該遲滯控制單元510可藉由該遲滯CL減去對應該延遲資訊訊號N之一碼值來產生該校正遲滯CL-N。當一讀取指令由與該半導體設備3通訊之一主機或是一控制器輸入至該半導體設備3時，該遲滯CL可由一輸入時間至一輸出時間來定義一時間；其中該輸入時間為該讀取指令輸入至該半導體設備3之輸入的時間，以及該輸出時間為由該半導體設備3輸出資料的時間。該遲滯可於該半導體設備3以及該主機或是該控制器之間的通訊而被需要。
該位移單元520可接收該校正遲滯CL-N以及該延遲指令訊號CMDDLL來產生一輸出控制訊號OLAT。該位移單元520可接收該延遲時脈CLKDLL，並延遲該延遲時脈CLKDLL的延遲時脈CLKDLL之倍數，該倍數對應於該校正遲滯CL-N，並且產生該輸出控制訊號OLAT。該位移單元520之延遲量可取決於該校正遲滯CL-N。
該半導體設備3可更包含一資料輸出電路600。該資料輸出電路600可接收該延遲時脈CLKDLL、該輸出控制訊號OLAT以及內部資料DQ至輸出資料DQ_OUT。該資料輸出電路600可為該半導體設備3之一內部電路。該資料輸出電路600可基於該延遲時脈CLKDLL以及該輸出控制訊號OLAT而輸出該內部資料DQ作為該輸出資料DQ_OUT。於該資料輸出電路600中，該延遲時脈CLKDLL以及該輸出控制訊號OLAT可以該第二延遲時間量來延遲。該輸出資料DQ_OUT可與該外部時脈同步。
第7圖係為於第6圖所示之計數控制單元410的一觸發單元413之方塊圖。如第7圖所示，該觸發單元413可與第3圖之觸發單元113相同，包含該第一反向器IV1、該第一NAND閘ND1以及該第二反向器IV2。
該觸發單元413可更包含一多工器MUX。該多工器MUX可輸出該資料輸出指令訊號CMDRD以及該第二反向器IV2之輸出的其中一者。該多工器MUX可首先地輸出該計算開始訊號DLLLOCK作為用來該延遲資訊訊號N之產生的計數控制訊號OSC。
在此之後，一旦完成時脈延遲之偵測，該多工器MUX可輸出該資料輸出指令訊號CMDRD作為用來該半導體設備3之資料輸出操作的計數控制訊號OSC。
第8圖係為根據一實施例之一半導體設備3之操作時序圖。如第6圖至第8圖所示，該延遲鎖定迴路電路300可延遲該輸入時脈ICLK該第一延遲時間T1之量來產生該延遲時脈CLKDLL。一旦完成該延遲鎖定操作，該延遲鎖定完成訊號DLLLOCK可被致能於一高位準，以及該時脈延遲偵測電路400可偵測對應該預定時間(T1 + T2)之輸入時脈ICLK的重覆之數目。
第8圖為對應該預定時間(T1 + T2)之輸入時脈ICLK的3次重覆之例子。因此，該延遲資訊訊號N可與對應於數目3而被輸出。在此之後，一旦該半導體設備3接收由與該半導體設備3通訊的主機或是控制器之資料輸出指令訊號CMDRD，該觸發單元413之多工器MUX可輸出該資料輸出指令訊號CMDRD。
該資料輸出指令訊號CMDRD可藉由該指令延遲線420而被延遲該第一延遲時間T1之量，並且輸出作為該延遲指令訊號CMDDLL。該遲滯控制單元510可基於該遲滯CL以及該延遲資訊訊號N來產生該校正遲滯CL-N。由於第8圖顯示該遲滯CL具有6之一碼值以及該延遲資訊訊號N具有3之一值的例子，該校正遲滯CL-N可為3之一碼值。
該位移單元520可將該延遲指令訊號CMDDL延遲該校正遲滯CL-N之量，並且產生該輸出控制訊號OLAT。
該資料輸出電路600可將該輸出控制訊號OLAT延遲該第二延遲時間T2之量來改變該輸出控制訊號OLAT至一輸出致能訊號OE。該輸出資料DQ_OUT可與該輸入時脈ICLK同步，以及可藉由已致能之輸出致能訊號OE來輸出至該主機或是該控制器。
雖然上文已描述某些實施例，但本技術領域具有通常知識者應瞭解該等實施例僅作為示例。據此，在此描述之系統以及方法不應該基於被描述之實施例而有所限制。相反的，在此描述之系統以及方法應僅被限制在本文所描述及附圖之隨後的申請專利範圍中。
1‧‧‧外傾角調整器
1‧‧‧時脈延遲偵測電路
2‧‧‧時脈延遲偵測電路
3‧‧‧半導體設備
10‧‧‧半導體設備
11‧‧‧延遲鎖定迴路電路
12‧‧‧時脈延遲偵測電路
110‧‧‧週期訊號產生單元
111‧‧‧第一延遲單元
112‧‧‧第二延遲單元
113‧‧‧觸發單元
120‧‧‧週期訊號分割單元
130‧‧‧計數單元
140‧‧‧時脈分割單元
210‧‧‧計數控制單元
220‧‧‧第一延遲單元
230‧‧‧計數單元
240‧‧‧時脈分割單元
300‧‧‧延遲鎖定迴路電路
310‧‧‧時脈延遲線
320‧‧‧複製延遲單元
330‧‧‧相位偵測單元
340‧‧‧延遲線控制單元
400‧‧‧時脈延遲偵測電路
410‧‧‧計數控制單元
413‧‧‧觸發單元
420‧‧‧指令延遲線
430‧‧‧計數單元
440‧‧‧時脈分割單元
500‧‧‧輸出控制電路
510‧‧‧遲滯控制單元
520‧‧‧位移單元
600‧‧‧資料輸出電路
CL‧‧‧遲滯
CL-N‧‧‧校正遲滯
CLK‧‧‧時脈
CLK/m‧‧‧分割時脈
CLKDLL‧‧‧延遲時脈
CLKDLL/m‧‧‧分割時脈
CMDDLL‧‧‧延遲指令訊號
CMDRD‧‧‧資料輸出指令訊號
CNTEN‧‧‧計數致能訊號
DLCRT‧‧‧延遲線控制訊號
DLLLOCK‧‧‧計算開始訊號
DQ‧‧‧內部資料
DQ_OUT‧‧‧輸出資料
FCLK‧‧‧回饋時脈
ICLK‧‧‧輸入時脈
IV1‧‧‧第一反向器
IV2‧‧‧第二反向器
MUX‧‧‧多工器
N‧‧‧延遲資訊訊號
ND1‧‧‧第一NAND閘
n*tCK‧‧‧預定時間
OE‧‧‧輸出致能訊號
OLAT‧‧‧輸出控制訊號
ORST‧‧‧第二延遲訊號
OSC‧‧‧計數控制訊號
RST‧‧‧重設訊號
T1‧‧‧第一延遲時間
T2‧‧‧第二延遲時間
特徵、態樣及實施例並係結合附圖來進行說明，其中： 第1圖係非本發明之一半導體設備10之方塊圖。 第2圖係為根據本發明之一實施例的一時脈延遲偵測電路1之方塊圖。 第3圖係為第2圖之時脈延遲偵測電路1的詳細方塊圖。 第4圖係為根據本發明之一實施例的時脈延遲偵測電路1之操作時序圖。 第5圖係為根據本發明之一實施例的時脈延遲偵測電路2之方塊圖。 第6圖係為根據本發明之一實施例的一半導體設備3之方塊圖。 第7圖係為第6圖中所示之計數控制單元410的一觸發單元413之方塊圖。 第8圖係為根據本發明之一實施例的一半導體設備之操作時序圖。
1‧‧‧時脈延遲偵測電路
110‧‧‧週期訊號產生單元
120‧‧‧週期訊號分割單元
130‧‧‧計數單元
140‧‧‧時脈分割單元
CNTEN‧‧‧計數致能訊號
CLK‧‧‧時脈
CLK/m‧‧‧分割時脈
DLLLOCK‧‧‧計算開始訊號
N‧‧‧延遲資訊訊號
ORST‧‧‧第二延遲訊號
OSC‧‧‧計數控制訊號

Claims (7)

  1. 一種半導體設備，包括： 一延遲鎖定迴路單元，係配置來延遲一輸入時脈並且產生一延遲時脈； 一計數控制單元，係配置來產生一計數控制訊號以及基於該計數控制訊號之一計數致能訊號，該計數致能訊號被致能一持續期間，該持續期間長於一預定時間； 一指令延遲線，係配置來延遲該計數控制訊號並且產生一延遲指令訊號； 一計數單元，係配置來藉由計算具有該延遲時脈之計數致能訊號而產生一延遲資訊訊號；以及 一輸出控制單元，係配置來基於該延遲資訊訊號以及一遲滯，藉由延遲該延遲指令訊號而產生一輸出控制訊號。
  2. 如請求項1所述之半導體設備，其中該延遲鎖定迴路單元包含一時脈延遲線，係配置來將該輸入時脈延遲該第一延遲時間。
  3. 如請求項1所述之半導體設備，其中該指令延遲線包含一指令延遲線，係配置來將該計數控制訊號延遲該第一延遲時間，並且產生該延遲指令訊號。
  4. 如請求項3所述之半導體設備，其中該第一延遲時間對應於一延遲之一時間間隔，該延遲為由該輸入時脈之n的倍數來減去經歷於該設備中一外部時脈，n為大於1。
  5. 如請求項3所述之半導體設備，其中該計數控制單元包含： 一複製延遲單元，係配置來延遲該延遲指令訊號一第二延遲時間，並且產生一觸發訊號； 一觸發單元，係配置來產生該計數控制訊號，以響應該計算開始訊號以及該觸發控制訊號；以及 一週期訊號分割單元，係配置來藉由分割該計數控制訊號而產生該計數致能訊號。
  6. 如請求項5所述之半導體設備，其中該預定時間係為該第一延遲時間以及該第二延遲時間之總和。
  7. 如請求項1所述之半導體設備，其中該輸出控制單元包含： 一遲滯控制單元，係配置來藉由該遲滯減去對應於該延遲資訊訊號之一碼值而產生一校正遲滯；以及 一位移單元，係配置來藉由將該指令延遲訊號延遲一時脈的倍數而產生該輸出致能訊號，該時脈對應於該校正遲滯。
TW106115217A 2013-07-11 2013-10-25 半導體設備 TWI639311B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??10-2013-0081562 2013-07-11
KR1020130081562A KR102105139B1 (ko) 2013-07-11 2013-07-11 클럭 지연 검출회로 및 이를 이용하는 반도체 장치

Publications (2)

Publication Number Publication Date
TW201728086A true TW201728086A (zh) 2017-08-01
TWI639311B TWI639311B (zh) 2018-10-21

Family

ID=52258103

Family Applications (2)

Application Number Title Priority Date Filing Date
TW102138678A TWI603586B (zh) 2013-07-11 2013-10-25 時脈延遲偵測電路
TW106115217A TWI639311B (zh) 2013-07-11 2013-10-25 半導體設備

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW102138678A TWI603586B (zh) 2013-07-11 2013-10-25 時脈延遲偵測電路

Country Status (4)

Country Link
US (2) US20150015310A1 (zh)
KR (1) KR102105139B1 (zh)
CN (1) CN104283556B (zh)
TW (2) TWI603586B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102624198B1 (ko) * 2016-10-06 2024-01-15 에스케이하이닉스 주식회사 반도체장치
KR102649157B1 (ko) * 2016-11-21 2024-03-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20180127710A (ko) * 2017-05-22 2018-11-30 에스케이하이닉스 주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템
CN109900971B (zh) * 2017-12-11 2023-01-24 长鑫存储技术有限公司 脉冲信号的处理方法、装置以及半导体存储器
KR102491525B1 (ko) * 2018-02-26 2023-01-25 에스케이하이닉스 주식회사 반도체 장치의 클럭 생성 회로
KR102608910B1 (ko) * 2018-06-14 2023-12-04 에스케이하이닉스 주식회사 반도체장치
CN111510117B (zh) * 2020-04-09 2023-06-27 上海艾为电子技术股份有限公司 时钟相位控制电路、方法、功率放大装置及音频设备
CN117894355A (zh) * 2022-10-08 2024-04-16 长鑫存储技术有限公司 计数控制电路、计数控制方法以及半导体存储器

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6754613B2 (en) * 2000-03-17 2004-06-22 Vector 12 Corporation High resolution time-to-digital converter
US6502050B1 (en) * 2000-06-20 2002-12-31 Xilinx, Inc. Measuring a minimum lock frequency for a delay locked loop
US6753711B2 (en) * 2002-06-26 2004-06-22 Comtech Ef Data Digital summing phase-lock loop circuit with sideband control and method therefor
TWI310633B (en) * 2005-08-31 2009-06-01 Via Tech Inc Clock loop circuit with community counters and metohd thereof
KR100776906B1 (ko) * 2006-02-16 2007-11-19 주식회사 하이닉스반도체 파워다운 모드 동안 주기적으로 락킹 동작을 실행하는기능을 가지는 ｄｌｌ 및 그 락킹 동작 방법
KR100779381B1 (ko) * 2006-05-15 2007-11-23 주식회사 하이닉스반도체 감소된 면적을 가지는 ｄｌｌ과 이를 포함하는 반도체메모리 장치 및 그 락킹 동작 방법
US7859940B2 (en) * 2007-07-09 2010-12-28 Samsung Electronics Co., Ltd. Semiconductor integrated circuits including clock delay control circuits for non-volatile memories
US7880928B2 (en) * 2007-12-21 2011-02-01 Xerox Corporation Color image process controls methods and systems
KR20090092186A (ko) * 2008-02-26 2009-08-31 주식회사 하이닉스반도체 지연신호 생성회로
US8471617B2 (en) * 2010-06-17 2013-06-25 Hynix Semiconductor Inc. Duty cycle correction in a delay-locked loop
TWI445315B (zh) * 2010-09-08 2014-07-11 Etron Technology Inc 自動校正頻率之頻率校正電路及其方法
KR101847543B1 (ko) * 2011-10-05 2018-05-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR101848758B1 (ko) * 2011-12-08 2018-04-16 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작방법

Also Published As

Publication number Publication date
KR102105139B1 (ko) 2020-04-28
US20150015310A1 (en) 2015-01-15
TWI603586B (zh) 2017-10-21
TWI639311B (zh) 2018-10-21
CN104283556B (zh) 2019-02-22
US9602112B2 (en) 2017-03-21
CN104283556A (zh) 2015-01-14
KR20150007522A (ko) 2015-01-21
TW201503598A (zh) 2015-01-16
US20150280721A1 (en) 2015-10-01

Similar Documents

Publication Publication Date Title
TWI603586B (zh) 時脈延遲偵測電路
US9030242B2 (en) Data output timing control circuit for semiconductor apparatus
USRE45604E1 (en) DLL circuit adapted to semiconductor device
KR101163048B1 (ko) 출력 타이밍 제어회로 및 그를 이용하는 반도체 장치
KR20120046885A (ko) 반도체 집적회로
US8233339B2 (en) Semiconductor memory device
KR101196706B1 (ko) 지연 고정 루프 회로를 포함하는 반도체 집적 회로
KR101022669B1 (ko) 지연고정루프회로
US8598927B2 (en) Internal clock generator and operating method thereof
KR20120119441A (ko) 레이턴시 조절 회로, 이를 포함하는 반도체 메모리 장치 및 레이턴시 조절 방법
US8824225B2 (en) Output enable signal generation circuit
KR102026205B1 (ko) 반도체 장치
TWI499214B (zh) 延遲鎖相迴路及延遲鎖相迴路產生應用時脈的方法
KR102617240B1 (ko) 반도체 장치
KR100845784B1 (ko) 지연 고정 루프의 지연 장치
KR20120126242A (ko) 반도체 장치의 데이터 출력 타이밍 제어 회로
KR101024738B1 (ko) 동기화된 신호를 생성하는 집적 회로
WO2013038562A1 (ja) 伝送システム、送信装置、受信装置および伝送方法
KR20140082359A (ko) 반도체 장치 및 이의 데이터 출력 타이밍 제어 방법
KR20140002913A (ko) 출력 인에이블 신호 생성회로
KR20130035507A (ko) 반도체 장치
KR20100004637A (ko) 지연고정루프회로
JPWO2013038562A1 (ja) 伝送システム、送信装置、受信装置および伝送方法