KR20110076298A - 지연 고정 루프 - Google Patents
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Abstract
레플리카 딜레이에 대응하는 주기를 가지는 레플리카 발진 신호를 생성하여 초기화 신호에 응답하여 출력하는 레플리카 딜레이 오실레이터부, 클럭 신호를 입력받아 초기화 신호에 응답하여 출력하는 클럭 제어부, 레플리카 발진 신호, 클럭 신호를 입력받아 지연고정 검출 신호에 응답하여 레플리카 발진 신호 및 클럭 신호를 제1 분주비 또는 제2 분주비로 분주하여 출력하는 분주부, 분주부의 출력을 입력받아 지연 고정에 필요한 지연량에 대응하는 펄스 폭을 가진 지연량 펄스를 생성하는 펄스 생성부, 지연고정 검출 신호에 응답하여 지연량 펄스의 펄스 폭에 대응하는 코드값을 조정하여 출력하는 코드값 출력부 및 코드값에 응답하여 상기 클럭 신호를 지연시키는 지연라인를 구비하는 지연 고정 루프가 제공된다.
이 경우 클럭 신호를 가변적으로 분주하여 지연고정함으로써 tDLLK를 만족함과 동시에 노이즈 특성이 강화되는 효과가 있다.
분주, 지연고정, 노이즈, 오픈루프.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 특히 반도체 메모리 소자의 지연 고정 루프에 관한 것이다.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클럭과 동기되어 동작할 수 있는 동기식(Synchronous) 메모리 장치가 등장하였다. 이러한 메모리 장치는 데이터가 클럭의 라이징 엣지와 폴링 엣지에 정확하게 동기되어 출력될 수 있도록 외부 클럭을 일정구간 지연시킨 내부 클럭을 생성하는 지연 고정 루프(Delay Locked Loop:DLL)를 사용하고 있다.
이와 같이 지연 고정 루프는 외부 클럭에 대해 DRAM(Dynamic Random Acess Memory) 내부의 지연요소를 보상한 내부 클럭을 생성하게 되는데 이를 지연고정(locking)이라 한다. 이러한 지연고정 상태는 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)이 동기된 상태를 말하는데, 종래의 지연 고정 루프에서는 지연량을 조절 하여 피드백 클럭(FBCLK)과 기준 클럭(REFCLK)을 동기시키고 있다.
도 1은 종래의 일반적인 클로즈 루프 구조의 지연 고정 루프의 블럭도이다.
도 1을 참조하면, 지연 고정 루프는 버퍼링부(100), 위상비교부(110), 지연제어부(120), 가변 지연부(130), 지연모델부(140)를 구비한다.
버퍼링부(100)는 외부 클럭(EXTCLK)을 입력받아 버퍼링하여 지연 고정 루프 내부에 전달한다. 위상비교부(110)는 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상을 비교하고, 지연제어부(120)는 위상비교부(110)의 출력신호에 응답하여 지연제어신호(CTR)를 생성한다. 가변 지연부(130)는 지연제어신호(CTR)에 응답하여 기준 클럭(REFCLK)을 지연시킨다. 지연모델부(140)는 가변 지연부(130)의 출력신호에 실제 클럭/데이터 경로의 지연을 반영하여 피드백 클럭(FBCLK)을 출력한다.
여기서 피드백 클럭(FBCLK)은 기준 클럭(REFCLK)에 가변 딜레이 라인(130)의 지연시간과 지연복제모델(140)의 지연시간을 더한 클럭이 된다. 지연 고정 루프는 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)을 비교하고, 두 클럭이 최소 지터를 가지게 되면 지연고정이 이루어져 원하는 DLL클럭(DLLCLK)을 출력하게 된다.
본 발명은 지연 고정 루프의 지연고정에 소요되는 시간을 다르게 하여 지연고정루프의 노이즈 특성을 개선하고자 한다.
본 발명의 일 측면에 따르면, 레플리카 딜레이에 대응하는 주기를 가지는 레플리카 발진 신호를 생성하여 초기화 신호에 응답하여 출력하는 레플리카 딜레이 오실레이터부, 클럭 신호를 입력받아 초기화 신호에 응답하여 출력하는 클럭 제어부, 레플리카 발진 신호, 클럭 신호를 입력받아 지연고정 검출 신호에 응답하여 레플리카 발진 신호 및 클럭 신호를 제1 분주비 또는 제2 분주비로 분주하여 출력하는 분주부, 분주부의 출력을 입력받아 지연 고정에 필요한 지연량에 대응하는 펄스 폭을 가진 지연량 펄스를 생성하는 펄스 생성부, 지연고정 검출 신호에 응답하여 지연량 펄스의 펄스 폭에 대응하는 코드값을 조정하여 출력하는 코드값 출력부 및 코드값에 응답하여 상기 클럭 신호를 지연시키는 지연라인를 구비하는 지연 고정 루프를 제공한다.
본 발명의 다른 측면에 따르면, 예정된 제1 분주비 또는 제2 분주비로 분주된 레플리카 발진 신호 및 클럭 신호에 응답하여 지연고정을 위해 필요한 지연량에 대응하는 펄스 폭을 가진 지연량 펄스를 생성하는 지연량 펄스 생성부, 지연량 펄스의 펄스 폭을 코드화하여 코드값으로 출력하는 지연량 코드화부, 코드값을 입력 받아 지연고정 검출 신호에 응답하여 제1 분주비와 제2 분주비의 배율에 대응하는 값으로 나누어 출력하는 코드값 조정부 및 코드값 조정부로부터 출력된 코드값에 응답하여 클럭 신호를 지연시키는 지연라인을 구비하는 지연 고정 루프를 제공한다.
분주부에서 지연고정 검출 신호에 응답하여 레플리카 발진 신호 및 클럭 신호의 분주비를 가변하여 펄스 생성부로 출력한다. 펄스 생성부에서 분주부의 출력에 응답하여 지연량 펄스를 생성하며 지연량 코드화부에서 지연량 펄스의 펄스 폭에 대응하는 코드값을 출력한다. 지연고정 검출 신호에 응답하여 코드값 조정부에서 지연라인으로 코드값을 출력하여 클럭 신호의 지연이 이루어진다.
본 발명은 지연고정에 소요되는 시간을 가변적으로 사용함으로써, tDLLK(DLL locking time)을 만족함과 동시에 잡음(noise)에 더 강한 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 지연 고정 루프에 대한 블럭도이며 도 3은 본 발명의 일 실시예에 따른 지연 고정 루프에 대한 동작 타이밍도이다.
도 2를 참조하면, 지연 고정 루프는, 레플리카 딜레이 오실레이터부(210), 클럭 제어부(220), 분주부(230), 펄스 생성부(240), 코드값 출력부(250), 지연 라인(260)으로 구성되어 있다.
도 2를 참조하여 각 구성들의 동작을 설명하며, 도 3을 참조하여 본 발명의일 실시예에 따른 지연 고정 루프의 전체적인 동작을 설명한다.
레플리카 딜레이 오실레이터부(210)는 레플리카 딜레이(클럭 신호의 출력 경로에서 발생되는 지연)에 대응하는 주기를 가진 레플리카 발진 신호(REPOSC)를 생성하며 초기화 신호(RST)에 응답하여 출력한다. 클럭 제어부(220)는 클럭 신호(CLK)를 입력받아 초기화 신호에 응답하여 클럭 신호(CLK)를 출력한다. 여기에서 레플리카 딜레이 오실레이터부(210) 및 클럭 제어부(220)는 초기화 신호(RST)에 응답하여 레플리카 발진 신호(REPOSC)와 클럭 신호(CLK)를 동기화시켜 출력한다.
분주부(230)는 레플리카 발진 신호(REPOSC)와 클럭 신호(CLK)를 입력받아 지연고정 검출 신호(DLDET)에 응답하여 예정된 분주비로 분주하여 출력한다. 보다 자세히는 지연고정 검출 신호(DLDET)의 비활성화 구간에서는 예정된 제1 분주비로 레플리카 발진 신호(REPOSC) 및 클럭 신호(CLK)를 분주하여 출력하며, 지연고정 검출 신호(DLDET)의 활성화 구간에서는 제1 분주비보다 더 큰 제2 분주비로 레플리카 발진 신호(REPOSC) 및 클럭 신호(CLK)를 분주하여 출력한다. 분주부(230)는 제1 분주부(231) 및 제2 분주부(232)로 구성할 수 있으며, 제1 분주부(231)는 레플리카 발진 신호를 지연고정 검출 신호의 비활성화 시에는 제1 분주비로 분주하고, 활성화시에는 제2 분주비로 분주하여 출력하며, 제2 분주부는 클럭 신호를 지연고정 검출 신호의 비활성화 시에는 제1 분주비로 분주하고, 활성화시에는 제2 분주비로 분주하여 출력한다. 여기에서 지연고정 검출 신호(DLDET)는 지연 고정 루프의 동작 후 첫 번째 지연고정(locking)이 이루어진 후 활성화되는 신호를 말한다.
펄스 생성부(240)는 분주부(230)의 출력인 분주된 레플리카 발진 신호(REPOSCD) 및 분주된 클럭 신호(CLKD)를 입력받아 지연고정에 필요한 지연량에 대응하는 펄스 폭을 가진 지연량 펄스(DPULSE)를 생성한다. 또한 지연 고정 루프를 초기화시키는 신호인 초기화 신호(RST) 및 지연고정 검출 신호(DLDET)를 출력한다. 펄스 생성부(240)의 보다 자세한 동작은 펄스 생성부(240)의 상세 블럭도인 도 4 및 상세 회도로인 도 5의 설명부분에서 설명한다.
코드값 출력부(250)는 지연량 펄스를 입력받아 지연고정 검출 신호에 응답하여 지연고정을 위해 필요한 지연량을 코드화하여 코드값으로 출력한다. 코드값 출력부(250)는 지연량 코드화부(251) 및 코드값 조절부(252)로 구성될 수 있다. 지연량 코드화부(251)는 지연량 펄스(DPULSE)를 입력받아 지연고정에 필요한 지연량을 검출하여 이를 코드화하여 출력한다. 지연량 코드화부(251)는 오실레이터부(2511) 및 카운터부(2512)로 구성되어 있다. 오실레이터부(2511)는 지연라인(260)의 단위 지연단의 지연량의 정수 배의 주기를 가지는 발진 신호(OSC)를 생성한다. 발진 신호(OSC)의 주기는 클럭 신호(CLK)의 제1 분주비에 대응한다. 예를 들면, 분주부(230)에서 레플리카 발진 신호(REPOSC) 및 클럭 신호(CLK)를 제1 분주비로 분주하여 펄스 생성부로 출력하는데, 이 때 제1 분주비가 32라고 한다면, 발진 신호(OSC)의 주기는 지연라인(260)의 단위 지연단의 지연량을 1로 보았을 때 5배(32 = 25)에 해당하는 지연량을 한 주기로 하는 발진 신호(OSC)를 생성한다. 카운터부(2512)는 지연량 펄스(DPULSE)의 펄스 폭에 발진 신호(OSC)의 한 주기가 몇 번 포함되는지 횟수를 카운트하여 이를 코드화하여 코드값(CODE1)으로 출력한다.
코드값 조정부(252)는 카운터부(2512)의 출력을 입력받아 지연고정 검출 신호(DLDET)의 비활성화 구간에서는 카운터부(2512)의 출력을 지연라인(260)으로 출력하고, 지연고정 검출 신호(DLDET)의 활성화 구간에서는 제1 분주비와 제2 분주비의 배율에 대응하여 카운터부(2512)의 출력인 코드값(CODE1)을 나누어 지연라인(260)으로 출력한다. 예를 들면, 제1 분주비가 32이고 제2 분주비가 64라면 제2 분주비는 제1 분주비에 대하여 2배이므로 펄스 생성부(240)에서 생성되는 지연량 펄스(DPULSE)의 펄스 폭도 제1 분주비로 분주할 때와 비교하면 2배가 된다. 따라서 이 경우에는 코드값 조정부(252)는 카운터부(2512)에서 받은 코드값(CODE1)을 2로 나눈 값을 지연라인(260)으로 출력하게 된다. 코드값 조정부(252)는 쉬프트 레지스터로 구성할 수 있다. 쉬프트 레지스터로 코드값 조정부(252)를 구성할 경우 오른쪽으로 한 칸씩 이동할 때마다 코드값(CODE1)을 2로 나눈 결과가 된다. 코드값 조정부(252)는 클럭 신호(CLK)를 분주할 경우 지연량 펄스(DPULSE)의 펄스 폭도 분주비에 대응하여 늘어나기 때문에 분주비에 대응하여 코드값(CODE1)을 조정함으로써 하나의 오실레이터부(2511)만 사용하여 지연고정에 필요한 지연량을 코드화하기 위함이다.
지연라인(260)은 코드값 조정부(252)의 출력인 코드값(CODE2)을 입력받아 코드값에 응답하여 클럭 신호(CLK)를 지연시킨다. 이로써 클럭 신호(CLK)의 지연고정이 이루어지게 된다.
도 3을 참조하여 본 발명의 일 실시예에 대한 지연 고정 루프의 전체적인 동작을 설명한다.
먼저 초기화 신호(RST)의 활성화와 동시에 지연 고정 루프는 동작을 시작한다. 초기화 신호(RST)가 활성화되면 레플리카 발진 신호(REPOSC) 및 클럭 신호(CLK)가 초기화 신호(RST)의 비활성화 시점에 라이징 엣지(rising edge)가 서로 동기되어 레플리카 딜레이 오실레이터부(210) 및 클럭 제어부(220)에서 출력된다. 분주된 레플리카 발진 신호(REPOSCD) 및 분주된 클럭 신호(CLKD)에 응답하여 펄스 생성부에서 지연량 펄스(DPULSE)를 생성한다. 지연량 펄스의 펄스 폭은 지연고정을 위해 지연시켜야 할 지연량에 대응한다. 여기에서 지연고정을 위해 필요한 지연량은 레플리카에 의한 딜레이를 REPD라고 하고 클럭 신호(CLK)의 한 주기를 tCK라고 한다면 n*tCK-REPD(n은 0보다 큰 정수)가 된다. 지연량 코드화부(250)에서 지연량 펄스(DPULSE)를 입력받아 지연량 펄스(DPULSE)의 하이펄스 구간에서 발진 신호(OSC)의 발진 횟수를 카운팅하여 이를 코드값(CODE1)으로 변환한다. 이 때 지연고정 검출 신호(DLDET)의 비활성화 구간에서는 분주부(230)는 예정된 제1 분주비로 레플리카 발진 신호(REPOSC) 및 클럭 신호(CLK)를 분주하며, 코드값 조정부(252)에서는 지연량 코드화부(251)의 출력인 코드값(CODE1)을 지연라인으로 출력한다. 하지만 지연고정 검출 신호(DLDET)의 활성화 구간에서는 분주부(230)는 제1 분주비보다 더 큰 제2 분주비로 레플리카 발진 신호(REPOSC) 및 클럭 신호(CLK)를 분주하며 출력하며, 코드값 조정부(252)에서는 지연량 코드화부(251)의 출력을 제1 분주비와 제2 분주비의 배율에 대응하여 코드값(CODE1)을 조정하여 코드값(CODE2)를 지연라인(260)으로 출력한다.
도 4는 펄스 생성부의 일 구현예이며, 도 6은 펄스 생성부의 일 구현예에 대한 동작 타이밍도이다.
도 4를 참조하면 펄스 생성부(240)는 제1 검출신호 생성부(410), 제2 검출신호 생성부(420), 래치부(430), 초기화 신호 생성부(440) 및 지연고정 검출신호 생성부(450)로 구성되어 있다.
도 4 및 도 6을 참조하여 펄스 생성부(240)의 동작을 설명한다.
분주부(230)의 제1 분주비가 1인 경우를 예로 들어 설명한다. 이 경우 분주부(230)의 출력은 레플리카 발진 신호(REPOSC) 및 클럭 신호(CLK)와 동일하다.
레플리카 발진 신호(REPOSC)의 하이펄스 구간은 레플리카에 의한 지연량(REPD)를 의미한다. 이 경우 지연고정을 위해 필요한 지연량은 n*tCK-REPD(n은 0보다 큰 정수)가 된다. 초기화 신호(RST)의 인가에 의해 지연 고정 루프는 동작을 시작한다.
제1 검출신호 생성부(410)는 레플리카 발진 신호(REPOSC)의 폴링 엣지에 대응하여 활성화되는 제1 검출신호(DET1)를 생성하며, 제2 검출신호 생성부(420)는 제1 검출신호(DET1)의 생성 후 클럭 신호(CLK)의 라이징 엣지에 대응하여 활성화되는 제2 검출신호(DET2)를 생성한다.
제1 검출신호(DET1) 및 제2 검출신호(DET2)를 입력받은 래치부(430)는 제1 검출신호(DET1)의 활성화 시점에 활성화되어 제2 검출신호(DET2)의 활성화 시점에 비활성화되는 지연량 펄스(DPULSE)를 생성한다. 래치부(430)의 일 구현예로 RS 플립플롭을 들 수 있다. 이 경우 제1 검출신호를 SET으로 제2 검출신호를 RESET으로 입력하면 지연량 펄스(DPULSE)를 생성할 수 있다.
초기화 신호 생성부(440)는 제2 검출신호(DET2)를 입력받아 일정시간 지연시켜 초기화 신호(RST)를 출력한다. 초기화 신호 생성부(440)에서 제2 검출신호를 지연시키는 지연량은 제2 검출신호(DET2)가 생성된 때부터 지연라인(270)이 클럭 신호(CLK)를 코드값(CODE2)에 응답하여 지연시키기까지 소요되는 시간과 동일하거나 더 커야 한다.
지연고정 검출 신호 생성부(450)는 지연 고정 루프의 동작 후 첫 번째 발생하는 초기화 신호(RST)의 활성화 시점에 활성화되어 지연 고정 루프가 새로운 동작을 하기까지 활성화되는 신호이다. 지연고정 검출 신호(DLDET)의 활성화 구간에서 분주부(230)와 코드값 조정부(260)의 동작 특성이 달라진다.
도 5는 제1 검출신호 생성부 및 제2 검출신호 생성부의 일 구현예이다.
제 1 검출신호 생성부(410)는 지연량 펄스(DPULSE)를 반전시켜 출력하는 제1 인버터(INV1), 레플리카 발진 신호(REPOSC)를 반전시켜 출력하는 제2 인버터(INV2), 제2 인버터(INV2)의 출력을 반전시켜 출력하는 제3 인버터(INV3) 및 제1 인버터(INV1), 제2 인버터(INV2) 및 제3 인버터(INV3)의 출력을 입력받아 제1 검출신호(DET1)를 출력하는 제1 앤드 게이트(AND1)으로 구성되어 있다.
또한 제2 검출신호 생성부(420)는, 클럭 신호(CLK)를 반전시켜 출력하는 제4 인버터(INV4), 지연량 펄스(DPULSE), 클럭 신호(CLK) 및 제4 인버터(INV4)의 출력을 입력받아 제2 검출신호(DET2)를 출력하는 제2 앤드 게이트(AND2)로 구성되어 있다.
도 5 및 도 6을 참조하여 제1 검출신호 생성부(410) 및 제2 검출신호 생성부(420)의 동작을 설명한다.
먼저 제1 검출신호 생성부(410)의 동작을 설명한다.
초기화 신호(RST)에 의해 레플리카 발진 신호(REPOSC)가 로직하이(logic high)가 되면 제2 인버터(INV2)에 의해 제1 앤드게이트(AND1)에는 로직로우(logic low)의 신호가 인가되어 제1 검출신호(DET1)는 로직로우를 출력한다. 레플리카 발진 신호(REPOSC)가 로직하이에서 로직로우가 되는 순간에도 지연량 펄스(DPULSE)는 제1 검출신호(DET1)가 로직하이로 활성화 된 후 활성화되는 신호이므로 여전히 로직로우를 유지한다. 따라서 제1 인버터(INV1)에 의해 제1 앤드게이트(AND1)에는 로직하이의 신호가 인가된다. 레플리카 발진 신호(REPOSC)가 로직하이에서 로직로우로 바뀌는 순간에도 제3 인버터(INV3)에 의한 지연 때문에 제1 앤드게이트(AND1)에는 로직하이의 신호가 제3 인버터(INV3)의 지연시간 동안 인가된다. 따라서 레플리카 발진 신호(REPOSC)가 로직하이에서 로직로우로 천이하는 순간부터 제3 인버터(INV3)에 의한 지연시간 동안 제1 앤드게이트(AND1)의 모든 입력단에는 로직하이의 신호가 인가되므로, 제1 검출신호(DET)는 로직하이가 된다. 그 후 제3 인버터(INV3)에 의한 지연시간이 경과 한 후 제2 입력단(제2 인버터의 출력이 제1 앤드 게이트에 입력되는 곳)과 제3 입력단(제3 인버터의 출력이 제1 앤드게이트에 입력되는 곳)은 서로 다른 논리레벨을 가지므로 제1 검출신호(DET)는 로직로우가 된다.
다음으로 제2 검출신호 생성부(420)의 동작을 설명한다.
초기화 신호(RST)의 발생 후 지연량 펄스(DPULSE)는 제1 검출신호(DET)가 활성화될 때까지 로직로우를 유지하므로 제2 검출신호(DET2)는 로직로우을 유지한다. 그 후 제1 검출신호(DET)가 로직하이가 된 후에는 클럭 신호(CLK)가 로직로우에서 로직하이로 천이 될 때까지 계속 로직로우를 유지한다. 클럭 신호(CLK)가 로직로우에서 로직하이로 천이하는 순간부터 제4 인버터(INV4)에 의한 지연시간 동안 제2 검출신호(DET2)는 로직하이를 유지한 후 다시 로직로우가 된다.
이상에서 본 발명의 일 실시예에 따른 지연 고정 루프의 구성 및 동작을 살펴보았다.
도 7은 본 발명의 다른 실시예에 따른 블럭도이다.
도 7을 참조하면, 본 발명의 다른 실시예는 지연량 펄스 생성부(710), 지연량 코드화부(720), 코드값 조절부(730) 및 지연라인(740)으로 구성되어 있다.
지연량 펄스 생성부(710)는 예정된 제1 분주비 또는 제2 분주비로 분주된 레플리카 발진 신호(REPOSC) 및 클럭 신호(CLK)에 응답하여 지연고정을 위해 필요한 지연량에 대응하는 펄스 폭을 가진 지연량 펄스(DPULSE)를 생성한다.
지연량 코드화부(720)는 지연량 펄스의 크기를 측정하여 지연고정을 위해 필요한 지연량을 코드화하여 코드값(CODE1)으로 출력한다.
코드값 조절부(730)는 지연량 코드화부(720)의 출력을 입력받아 지연고정 검 출 신호(DLDET)에 응답하여 제1 분주비와 제2 분주비의 배율에 대응하는 값으로 나눈 코드값(CODE)을 지연라인으로 출력한다.
지연량 코드화부(720) 및 코드값 조절부(730)는 본 발명의 일 실시예에 의한 지연량 코드화부(251) 및 코드값 조절부(252)와 그 구성 및 동작 특성이 유사 또는 동일하다.
지연라인(740)은 코드값(CODE2)에 응답하여 클럭 신호를 지연시켜 DLL클럭(DLLCLK)을 출력한다.
본 발명의 일 실시예 또는 다른 실시예의 경우 제2 분주비가 제1 분주비에 비해서 커야 하나, 제1 분주비의 경우 분주비를 1로 할 수도 있다. 이 경우 레플리카 발진 신호(REPOSC) 및 클럭 신호(CLK)는 분주되지 않은 것과 같은 상태로 펄스 생성부(240)으로 입력된다. 제1 분주비는 예정된 값을 가지므로 제1 분주비에 대응하여 오실레이터부(251)의 발진 신호(OSC)의 주기를 조정하여 설계할 수 있다.
분주를 하여 지연고정을 할 경우 지연고정에 소요되는 시간이 증가한다. 따라서 제1 분주비의 경우 DRAM 스펙상 값인 tDLLK을 넘지 않는 범위 내에서 정해져야 한다. 예를 들면 DDR3(Double Date Rate 3)의 경우 스펙상의 tDLLK의 값은 512tCK(tCK:클럭 신호의 한 주기), 즉 클럭 신호(CLK)의 512주기 동안에 지연고정이 이루어져야 한다. 따라서 이에 맞춰서 제1 분주비가 조정되어야 한다.다만, 제2 분주비의 경우 tDLLK 특성과는 무관하므로 제2 분주비의 경우 분주비의 제한은 없으나 분주함으로써 발생할 수 있는 여러 가지 문제점들을 고려하여 분주비를 선택 하여야 할 것이다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래의 클로즈 루프 구조의 지연 고정 루프의 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 지연 고정 루프의 블럭도이다.
도 3은 본 발명의 일 실시예에 따른 지연 고정 루프의 동작 타이밍도이다.
도 4는 펄스 생성부의 일 구현예이다.
도 5는 제1 검출신호 생성부 및 제2 검출신호 생성부의 일 구현예이다.
도 6은 펄스 생성부의 일 구현예에 대한 동작 타이밍도이다.
도 7은 본 발명의 다른 실시예에 따른 지연 고정 루프의 블럭도이다.
Claims (15)
- 레플리카 딜레이에 대응하는 주기를 가지는 레플리카 발진 신호를 생성하여 초기화 신호에 응답하여 출력하는 레플리카 딜레이 오실레이터부;클럭 신호를 입력받아 상기 초기화 신호에 응답하여 출력하는 클럭 제어부;상기 레플리카 발진 신호, 상기 클럭 신호를 입력받아 지연고정 검출 신호에 응답하여 상기 레플리카 발진 신호 및 상기 클럭 신호를 제1 분주비 또는 제2 분주비로 분주하여 출력하는 분주부;상기 분주부의 출력을 입력받아 지연 고정에 필요한 지연량에 대응하는 펄스 폭을 가진 지연량 펄스를 생성하는 펄스 생성부;상기 지연고정 검출 신호에 응답하여 상기 지연량 펄스의 펄스 폭에 대응하는 코드값을 조정하여 출력하는 코드값 출력부; 및상기 코드값에 응답하여 상기 클럭 신호를 지연시키는 지연라인;를 구비하는 지연 고정 루프.
- 제1항에 있어서,상기 코드값 출력부는,상기 지연량 펄스의 크기를 측정하여 지연고정을 위해 필요한 지연량을 코드화하여 코드값으로 출력하는 지연량 코드화부; 및상기 지연량 코드화부의 출력을 입력받아 상기 지연고정 검출 신호에 응답하여 상기 제1 분주비와 제2 분주비의 배율에 대응하는 값으로 나누어 지연라인으로 출력하는 코드값 조정부를 구비하는 것을 특징으로 하는 지연 고정 루프.
- 제2항에 있어서,상기 지연량 코드화부는,상기 지연 라인의 단위 지연단 크기의 정수 배의 주기를 가지는 발진 신호를 생성하는 오실레이터부; 및상기 지연량 펄스 및 상기 발진 신호에 응답하여 상기 지연량 펄스의 하이펄스 구간 동안 상기 발진 신호의 발진 횟수를 카운트하여 이를 코드화하여 출력하는 카운터부를 구비하는 것을 특징으로 하는 지연 고정 루프.
- 제3항에 있어서,상기 발진 신호는 상기 제1 분주비에 대응하는 주기를 가지는 것을 특징으로 하는 지연 고정 루프.
- 제1항에 있어서,상기 분주부는,상기 지연고정 검출 신호의 비활성화 시에는 상기 제1 분주비로 분주하고, 활성화시에는 상기 제2 분주비로 분주하는 것을 특징으로 하는 지연 고정 루프.
- 제1항에 있어서,상기 분주부는,상기 레플리카 발진 신호를 상기 지연고정 검출 신호의 비활성화 시에는 상기 제1 분주비로 분주하고, 활성화시에는 상기 제2 분주비로 분주하여 출력하는 제1 분주부; 및상기 클럭 신호를 상기 지연고정 검출 신호의 비활성화 시에는 상기 제1 분주비로 분주하고, 활성화시에는 상기 제2 분주비로 분주하여 출력하는 제2 분주부를 구비하는 것을 특징으로 하는 지연 고정 루프.
- 제1항 또는 제5항에 있어서,상기 제2 분주비는 상기 제1 분주비보다 더 큰 것을 특징으로 하는 지연 고정 루프.
- 제1항에 있어서,상기 펄스 생성부는,상기 지연량 펄스의 라이징 엣지에 대응하는 상기 레플리카 발진 신호의 엣지를 검출하여 제1 검출신호를 출력하는 제1 검출신호 생성부;상기 지연량 펄스의 폴링 엣지에 대응하는 상기 클럭 신호의 엣지를 검출하여 제2 검출신호를 출력하는 제2 검출신호 생성부;상기 제1 검출신호 및 상기 제2 검출신호에 응답하여 상기 지연량 펄스를 생성하는 래치부;상기 제2 검출신호를 일정시간 지연시켜 상기 초기화 신호를 생성하는 초기화 신호 생성부; 및상기 초기화 신호의 활성화 시점에 활성화되는 지연고정 검출 신호를 출력하는 지연고정 검출 신호 생성부를 구비하는 것을 특징으로 하는 지연 고정 루프.
- 제8항에 있어서,상기 제1 검출신호 생성부는,상기 지연량 펄스를 반전시켜 출력하는 제1 인버터;상기 레플리카 발진 신호를 반전시켜 출력하는 제2 인버터;상기 제2 인버터의 출력을 반전시켜 출력하는 제3 인버터; 및상기 제1 인버터, 상기 제2 인버터 및 상기 제3 인버터의 출력을 입력받아 제1 검출신호를 출력하는 제1 앤드 게이트를 구비하는 것을 특징으로 하는 지연 고정 루프.
- 제8항에 있어서,상기 제2 검출신호 생성부는,상기 클럭 신호를 반전시켜 출력하는 제4 인버터; 및상기 지연량 펄스, 상기 클럭 신호 및 상기 제4 인버터의 출력을 입력받아 상기 제2 검출신호를 출력하는 제2 앤드 게이트를 구비하는 것을 특징으로 하는 지연 고정 루프.
- 제8항에 있어서,상기 초기화 신호 생성부의 지연시간은 상기 제2 검출신호 생성 후 상기 지연 라인을 통해 클럭 신호의 지연이 이루어지기까지의 시간보다 더 큰 것을 특징으로 하는 지연 고정 루프.
- 제8항에 있어서,상기 래치부는 상기 제1 검출신호에 응답하여 활성화 된 후 상기 제2 검출신 호에 응답하여 비활성화되는 지연량 펄스를 생성하는 것을 특징으로 하는 지연 고정 루프.
- 예정된 제1 분주비 또는 제2 분주비로 분주된 레플리카 발진 신호 및 클럭 신호에 응답하여 지연고정을 위해 필요한 지연량에 대응하는 펄스 폭을 가진 지연량 펄스를 생성하는 지연량 펄스 생성부;상기 지연량 펄스의 펄스 폭을 코드화하여 코드값으로 출력하는 지연량 코드화부;상기 코드값을 입력받아 지연고정 검출 신호에 응답하여 상기 제1 분주비와 제2 분주비의 배율에 대응하는 값으로 나누어 출력하는 코드값 조정부; 및상기 코드값 조정부로부터 출력된 코드값에 응답하여 상기 클럭 신호를 지연시키는 지연라인을 구비하는 지연 고정 루프.
- 제13항에 있어서,상기 지연고정 검출 신호는,상기 지연 고정 루프의 동작 후 상기 클럭 신호의 지연고정이 처음 이루어진 후 활성화되는 신호인 것을 특징으로 하는 지연 고정 루프.
- 제13항에 있어서,상기 지연량 코드화부는,상기 지연 라인의 단위 지연단 크기의 정수 배의 주기를 가지는 발진 신호를 생성하는 오실레이터부; 및상기 지연량 펄스 및 상기 발진 신호에 응답하여 상기 지연량 펄스의 하이펄스 구간 동안 상기 발진 신호의 발진 횟수를 카운트하여 이를 코드화하여 출력하는 카운터부를 구비하는 것을 특징으로 하는 지연 고정 루프.
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