CN116614114A - 延迟锁相环路时钟信号占空比检测方法、占空比检测器 - Google Patents

Abstract

本发明公开了一种延迟锁相环路时钟信号占空比检测方法、占空比检测器，该方法配置由可调延迟单元构成的环状振荡器，可调延迟单元组合对可变时钟信号进行响应，以改变环状振荡器输出的振荡器时钟信号的周期；再配置两路环状振荡器，分别由时钟信号和时钟信号的反信号控制；配置两路计数器结构，计数器以振荡器时钟信号为触发信号计数；在预设时间周期内，控制比较两所述计数器结构的计数，并将比较结果发送至控制器的步骤，采用计数器计数方式，取代现有技术下通过电容预充电后放电的方式，用数字方式对时钟信号占空比进行快速准确的检测，同时，由于减少了芯片版图中使用的器件个数，显著缩小了版图面积，简化了占空比检测电路的复杂度。

Description

延迟锁相环路时钟信号占空比检测方法、占空比检测器

技术领域

本发明涉及存储芯片设计技术领域，具体地说，涉及延迟锁相环路的时钟信号占空比的延迟锁相环路占空比检测方法，本发明还涉及基于延时锁相环路输出信号占空比检测方法配置的时钟信号信号占空比检测器。

背景技术

例如，在动态随机存取存储器(Dram)中，延迟锁相环路的作用，就是实现外部时钟信号VCLK与数据时钟信号DQS，这两个属于不同时钟域的信号之间的相位对齐。时钟信号被传输至控制器，或者在控制器内部传输的过程中，受传输线路负载影响，或者由于经接收放大器等器件接收放大，会与控制器内部输出时钟之间存在延迟，延时锁相回路通过基于数字抽样方式，在外部时钟信号和输出时钟信号之间插入延迟，补偿两者之间的相位差，使外部时钟信号与输出时钟信号的上升沿一致，从而实现外部时钟信号和输出时钟信号的同步，以确保数据读取和传输的准确性。

图1为示意图，示出了现有技术下常见的延迟锁相环路的电路框架结构，延迟锁相环路包括占空比调整模块、延迟链、延迟复制电路、相位检测器和控制器。外部命令时钟信号(VCLK)由处理器发送，延迟复制电路复制逻辑电路的延迟形成反馈时钟信号，并将该反馈时钟信号加入至相位检测器，相位检测器鉴别外部命令时钟和反馈时钟的相位差，控制器根据相位检测器的鉴相结果作出策略控制占空比调整模块和延迟链。其中，占空比调整模块根据控制器的指令对外部命令时钟的信号占空比进行调整，延迟链对调整后的时钟信号进行延迟从而改变其相位，最终实现外部命令时钟信号与输出时钟信号的信号同步。

该结构进一步的设计是，由于延迟链也可能会改变时钟信号的占空比，因此，为了保证输出时钟信号(DQS)的占空比是50％，则又引入了占空比检测器，以检测延迟链路输出信号的占空比，再将该占空比反馈至控制器，控制器会在相位检测器的鉴相结果中加入占空比检测器的检测结果，从而优化其对占空比检测和延迟链的控制。

基于该认识思路，本领域技术人员已知晓一种占空比检测器的实现方式，参看图2，图2为示意图，示出了已知晓的占空比检测器的等效电路结构。该方式具体是，配置时钟信号和时钟信号的反信号控制的两条支路，利用时钟信号的高电平和低电平，分别对两个被预充至高电平的电容进行放电，并在时钟信号的若干个周期后，比较两个电容放电后的电压值，来反映高低电平的持续时间，以及，通过比较高低电平的持续时间以得到信号的占空比。

然而可以看出，一方面，由于对电路中需要配置电容器件，和为使电容器件工作所需适配的预充电源电路，不可避免地会扩大延迟锁相回路电路的设计版图，且由于电路功能实现对电容器件的依赖性，又对电容的选取有了较高的要求；另一方面，对电容电压值的采集和比对过程繁杂，造成这种模拟占空比检测方式所耗费的检测时间较长。

因此，应当对现有技术下的占空比检测方式和/或检测设备进行改进，以解决上述技术问题。

发明内容

针对现有技术的不足，本发明提供了一种能够快速检测时钟信号占空比，并缩小芯片版图设计面积的延迟锁相环路时钟信号占空比检测方法。

为解决以上技术问题，本发明采取了一种延迟锁相环路时钟信号占空比检测方法，其中，所述占空比检测方法包括如下的步骤：配置N级环状振荡器的步骤，其中N为奇数，该N级环形振荡器由至少一个可调延迟单元构成，所述可调延迟单元组合，对可变时钟信号进行响应，以改变环状振荡器输出的振荡器时钟信号的周期；配置两路所述环状振荡器的步骤，并配置两路环状振荡器分别由时钟信号和时钟信号的反信号控制，并各自输出一路振荡器时钟信号；配置两路计数器结构的步骤，计数器结构被配置为：以所述振荡器时钟信号为触发信号计数；在预设时间周期内，控制比较两所述计数器结构的计数，并将比较结果发送至控制器的步骤。

作为本发明较佳实施例的一种优选地，配置两路环状振荡器分别由时钟信号和时钟信号的反信号控制的步骤具体为：配置第一环状振荡器和第二环状振荡器，以及，配置第一、第二环状振荡器分别以时钟信号和时钟信号的反信号触发，并响应时钟信号的不同电平。

作为本方案的进一步优选地，配置计数器结构的步骤还包括：配置控制信号的步骤，控制信号控制所述计数器结构开启计数，并按照预设时间间隔重置所述计数器结构的计数。

作为本方案的更进一步优选地，在预设时间周期内，控制比较两计数器结构的计数具体为：配置比较器，比较器比较两计数器结构计数的大小，并判断时钟信号中高低电平的时长占比，以获取当前时钟信号的占空比状态，以及，将比较结果发送至控制器的步骤还包括：所述控制器根据比较结果发送信号，将时钟信号占空比调整至50％。

作为本方案的再进一步优选地，所述控制器根据比较结果发送信号，将时钟信号占空比调整至50％的步骤还包括：所述控制信号按照预设时间间隔重置所述计数器结构的计数，直至两所述计数器结构的计数保持动态相等。

本发明的另一方面，是基于前述的时钟信号占空比检测方法配置的一种占空比检测器，所述占空比检测器用于对时钟信号的占空比进行检测，并将检测结果发送至控制器，其中，所述占空比检测器包括：第一环状振荡器和第二环状振荡器，所述环状振荡器输出一路振荡器时钟信号，每一路环状振荡器都包括至少一个可调延迟单元，可调延迟单元对时钟信号进行响应以改变振荡器时钟的周期；第一环状振荡器以时钟信号作为触发信号，第二环状振荡器以时钟信号的反信号作为触发信号，且，第一和第二环状振荡器分别用与响应时钟信号的不同电平；两计数器结构，每一计数器结构与一路环状振荡器对应，并以所述振荡器时钟为触发进行计数；比较器，该比较器对计数器结构的计数结构进行比较，并将比较结果发送至控制器，所述控制器根据比较结果控制调整信号的占空比。

作为本方案另一方面的一种优选地，所述可调延迟单元为实现场效应管经组合构成以实现反相器的单元结构，其包括并联的两个PMOS管和串联的两个NMOS管，其中一个PMOS管的栅极由时钟信号触发导通，另一个PMOS管和两个NMOS管的栅极接至所述振荡器时钟，且该PMOS管的漏极与NMOS管的源极对接。

作为本方案该方面的进一步优选地，所述计数器结构为：由控制信号控制开启的若干个触发器组合以形成的，以所述振荡器时钟为输入进行计数。

作为本发明该方面的再进一步优选地，所述控制信号按照预设时间间隔对所述计数器结构的计数进行重置。

由于以上技术方案的采用，本发明相较于现有技术具有如下的有益技术效果：

1、利用环状振荡器中的延迟单元在低电平下会使得振荡器时钟的上升沿变快的特性，引入两路环状振荡器，其中一路由时钟信号的低电平影响，另一路由时钟信号的高电平影响，从而输出分别受时钟信号高低电平影响的两路振荡器时钟，再配置由振荡器时钟触发的计数器结构，采用计数器计数方式，取代现有技术下通过电容预充电后放电的方式，使占空比检测电路不再受电容器件的限制，用数字方式对时钟信号占空比进行快速准确的检测，同时，由于减少了芯片版图中使用的器件个数，显著缩小了版图面积，简化了占空比检测电路的复杂度；

2、与此同时，对于可调延迟单元的配置，引入时钟信号触发的副延迟电路，并且控制副延迟电路中的P管和主延迟电路中P管的宽长比，以降低副延迟电路中的P管，对输出的振荡器时钟的影响。

附图说明

图1为示意图，示出了现有技术下常见的延迟锁相环路的电路框架结构；

图2为示意图，示出了已知晓的占空比检测器的等效电路结构；

图3为示意图，示出了本发明较佳实施例中所述环状振荡器的等效电路结构；

图4为示意图，示出了本发明该较佳实施例中可调延迟单元的等效电路结构；

图5为示意图，示出了本发明该较佳实施例所述的延迟锁相环路时钟信号占空比检测器的等效电路结构；

图6为示意图，示出了图5中计数器的等效电路结构；

图7为波形图，示出了图6中所示计数器的工作波形。

具体实施方式

参看图2，现有的信号占空比检测中，两条支路分别对应时钟信号和时钟信号的反信号，则两条可以视为分别通过时钟信号的高电平和低电平触发，通过比较一定时钟周期内，被预充至高电平的两个电容的放电情况，来反应时钟信号高低电平的持续时间。

按照图2所展示的方向，自上向下地定义两支路为第一检测支路和第二检测支路，以及定义第一检测支路中的电容为第一电容，第二检测支路中的电容为第二点电容，且第一检测支路由时钟信号的低电平控制，第二检测支路由时钟信号的反信号控制。则例如，经放电后，第一电容中的电压值大于第二电容，也即第一电容被触发放电的时间小于第二电容被触发放电的时间，进一步可以推知，原时钟信号保持低电平的时间要小于保持高电平的时间，从而判定此时的占空比大于50％。

为摆脱现有检测方式中对电容器件的依赖以及由此造成的诸多问题，本发明的较佳实施例的改进思路为：在保留现有的占空比比对方式的基础上，寻找新的结构和方式，对时钟信号的高低电平维持时间进行表征，替代现有的电容以及通过电容充电后再放电的方式。

下面将参考附图来描述本发明所述的一种延迟锁相环路时钟信号占空比检测方法、占空比检测器的实施例。本领域的普通技术人员可以认识到，在不偏离本发明的精神和范围的情况下，可以用各种不同的方式对所描述的实施例进行修正。因此，附图和描述在本质上是说明性的，而不是用于限制权利要求的保护范围。此外，在本说明书中，附图未按比例画出，并且相同的附图标记表示相同的部分。

需要说明的是，本发明实施例中所使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”、“第二”仅为了表述的方便，不应理解为对发明实施例的限定，后续实施例对此不再一一说明。

本发明的较佳实施例首先引入一种环状振荡器结构。参看图3，图3为示意图，示出了本发明较佳实施例中所述环状振荡器的等效电路结构，如图中虚线框体框选出的部分所示，环状振荡器是由奇数个作为反相器的可调延迟单元顺次连接构成的振荡器结构，其由时钟信号控制，并输出一路振荡器时钟。

具体地说。时钟信号被分别接至环状振荡器中的每一延迟单元，而环状振荡器输出的振荡器时钟又被反馈接至首级延迟单元，以构成振荡器环。该环状结构中，每一级可调延迟单元输出的振荡器时钟又被接至次级可调延迟单元中，末级单元输出的振荡器时钟作为环状振荡器输出时钟的同时，又被接至首级可调延迟单元中。该环状振荡器被配置为，当时钟信号的占空比发生变化时，其信号维持电平的时间也会发生变化，则该环状振荡器输出的振荡器时钟的频率和周期也会相应的改变。需要指出的是，虽然在该较佳实施例中，环状振荡器包含了五级可调延迟单元，但本领域技术人员可按照振荡器的要求，配置可调延迟单元的数量级，本发明的较佳实施例，不应当受可调延迟单元的具体数量的限制。

可调延迟单元的实现反相器功能的具体结构应当被视为，是将时钟信号作为选通信号引入以作为该可调延迟单元的开关，从而当时钟信号的不同电平到来时，改变电路状态，继而改变电路输出的信号的频率，或者说成，随着时钟信号的不同电平的到来，输出的信号保持上升沿的时间随之改变，缩短或者延长到达高电平的时间。

基于可调延迟单元的该功能设想，本发明的该较佳实施例提供了一种可调延迟单元的电路，图4为示意图，示出了该较佳实施例中可调延迟单元的等效电路结构。如图所示，该可调延迟单元是一种与非门结构(NAND)，其由两个PMOS管和两个NMOS管构成，按照图4展示的方向，将四个管子分别定义为第一P管、第二P管，第一N管和第二N管。其中，第一P管和两NMOS管串联，并构成主延迟电路，电路中，第一P管和两N管的栅极分别接至前级延迟单元反馈的振荡器时钟，并由前级可调延迟单元反馈的振荡器时钟触发。具体连接时，第一N管的的漏极与第二N管的源极对接，第一P管的漏极再与第一N管的源极对接，以构成由一个P管和两个N管串联形成的主延迟电路。而第二P管是和第一P管并联，并构成副延迟电路，第二P管的栅极被接至时钟信号，并由时钟信号触发，第二P管的漏极被接至第一P管的漏极和第一N管的源极之间，则可调延迟单元在该处输出一个新的振荡器时钟。当时钟信号的高电平到来时，第二P管关断，此时主延迟电路中的三个MOS管受前级延迟单元反馈的振荡器时钟触发，该状态下电路输出一个第一振荡器时钟；而当时钟信号的低电平到来时，第二P管导通，则此时第一P管和第二P管同时导通，并输出一个第二振荡器时钟。

可以看出，在该电路结构下，时钟信号实现选通功能，增加了整个延迟电路的导通时间，继而降低了延迟电路输出信号的上升沿持续时间，使得输出信号的上升沿更快，也即，使得可调延迟单元输出的振荡器时钟的频率变高，周期变小。基于该结构特性，可以设想，当时钟信号变化时，可调延迟单元输出的振荡器时钟也会变化。不同占空比的时钟信号，其维持低电平的时间也不同，则其对振荡器时钟产生的影响也不同，且这种影响可以通过输出的振荡器时钟的频率或者周期来表征。

另外，值得一提的是，实际设计时，一方面的考虑，如前所述的，期望通过导通第二P管来反应时钟信号的占空比变化，而另一方面的考虑是，当五级可调延迟单元组合形成后，由于每一级可调延迟单元都会对输出的振荡器时钟产生影响，则又期望每一级可调延迟单元对振荡器时钟的影响幅度不宜过大，因此，作为本发明较佳实施例的进一步改进，是调整第一P管和第二P管的规格，使得第一P管的宽长比大于第二P管的宽长比，以降低第二P管导通时，输出的振荡器时钟的变化幅度。

当然，可调单元的具体结构并不唯一，在本发明的其他较佳实施例中，本领域技术人员可以在图4所示结构的基础上，基于设计需要对可调延迟单元的结构进行选择，包括但不限于，对结构中的MOS的连接关系进行的调整，改变电路所选取的P管和/或N管的规格和数目的调整等等。

至此，通过配置环状振荡器，实现了在不依赖电容器件的前提下，通过数字的方式，将时钟信号占空比的变化，转化为输出的振荡器时钟的变化。接下来，需要对振荡器时钟的变化进行表征。在本发明的较佳实施例的进一步改进思路包括如下两个方面：

1、配置两路环状振荡器，并分别配置为，其中一路由时钟信号触发，并由时钟信号的低电平控制，另一路由时钟信号的反信号触发，并由时钟信号的高电平控制，这样通过两路环状振荡器分别表征时钟信号维持低电平和高电平的时间；

2、基于前述可调延迟单元对环状振荡器的振荡器时钟的影响，为每一路环状振荡器配置一个计数器，该计数器由振荡器时钟触发，通过比较两计数器的计数，得到当前时钟信号中高低电平的占空比状态。

参看图5，图5为示意图，示出了本发明该较佳实施例所述的延迟锁相环路时钟信号占空比检测器的等效电路结构。两路环状振荡器分别输出一个振荡器时钟，分别定义为振荡器时钟1和振荡器时钟2。每个振荡器时钟接至一个计数器结构，计数器结构是由多级触发器组合形成，多级触发器被配置为通过振荡器时钟触发计数。这样，相同的时间内，相同计数器对不同周期的振荡器时钟所的计数结构也就不同，通过比较器比较两计数器的计数结果，以反应分别对应时钟信号高低电平的两振荡器时钟，即可得到当前时钟信号的占空比状态，在本发明的较佳实施例中，当前时钟信号的占空比状态，是指时钟信号高低电平占空比与50％之间的关系，换句话说，通过比较得到高低电平占空比是大于还是小于50％。

对于计数器结构的配置，该较佳实施例提供了一种图6所示的结构。图6为示意图，示出了图5中计数器的等效电路结构；图7为波形图，示出了图6中所示计数器的工作波形。先看图6，计数器结构由四个触发器组成，每个触发器包括一个时钟端CLK，一个输入端D和两个互补的输出端Q和—Q—，每一个触发器的时钟端都接至振荡器时钟，按照图6展示的方向，将四个触发器按照自左至右定义为D0至D3，触发器D0的互补输出端作为其输入端的输入，其输出端的输出与触发器D1的互补输出端的输出同或后，作为触发器D1输入端的输入；触发器D0和D1互补输出端的输出，经过或非后，再与触发器D2互补输出端的输出同或，作为触发器D2输入端的输入，触发器D0、D1和D2互补输出端的输出，经同或后，再与触发器D3互补输出端的输出经同或，作为触发器D3输入端的输入。这样，就构成了如图6所示的四位计数器结构，随振荡器时钟，触发器会改变其计数，参看图7，在7个振荡器时钟内，计数器的计数自0000开始累加。

继续参看图6，比较器对两计数器结构计数结果的大小进行比较，再将比较结果输出，并发送至控制器。在该实施例中，得到基于振荡器时钟1的计数1，和基于振荡器时钟2的计数2，若计数1大于计数2，也即时钟信号保持低电平的时间大于其保持高电平的时间，也即时钟信号的占空比小于50％，反之，若计数1小于计数2，则表示时钟信号保持低电平的时间小于其保持高电平的时间，时钟信号的占空比大于50％。在延迟锁相回路中，为了保持时钟信号的占空比等于50％，控制器根据占空比检测器返回的比较结果，控制占空比调整模块，改变时钟信号的占空比。

同样，应当理解，图6中仅是给出了适用于本发明较佳实施例中的一种计数器结构，在不同实施例中，本领域技术人员可以选择加法或者减法计数器，采用递增或者递减的方式对振荡器时钟进行计数，又或者是，改变触发器链中的触发器数目和/或各输入输出端的对应关系。例如，增加触发器，对计数器的计数位进行扩容，并且，对于n级计数器中的触发器链，对于任一触发器Dn的输入输出都被配置为，其时钟端通过振荡器时钟触发计数，其前级各触发器互补输出端的输出经或非后，再与其互补输出端的输出同或，作为该级触发器输入端的输入。

至此，说明了该较佳实施例中调整占空比信号的单次过程。然而，实际比较和调节过程中，占空比调整模块并非经过单次调整即可实现将时钟信号的占空比调整至50％，以及，时钟信号的占空比也可能存在波动。因此，又需要引入一种控制机制，占空比检测器在该机制的控制下，会保持对时钟信号占空比的检测，直至时钟信号占空比回到50％。继续参看图6和图7，触发器链引入了一路控制信号，在其信号为高时，对计数器的计数进行重置，而当其信号为低时，计数器结构开始计数。参看图7，从波形图上可以看出，在控制信号的两个高电平之间，振荡器时钟经历了7个时钟，该时间内，计数器的计数相应地跳变7次，从0000变化至0111，随后，当控制信号的高电平到来时，又将计数器的计数重置为0000，并以此反复。比较器在控制信号的两个高电平之前对两个计数器结构的计数进行比较，由于两计数器结构的输出总会使得比较器存在输出，则比较器对两计数结果的比较，是直至两个计数器结构的技术保持一种动态相等，在该动态相等的状态下，时钟信号中高低电平的占空比应该是都十分趋近百分之五十。

本发明的另一方面，是基于上述时钟信号占空比检测方法，配置一占空比检测器，占空比检测器用于对时钟信号的占空比进行检测，并运用在延迟锁相环路中，检测结果发送至控制器。

所述占空比检测器包括：第一环状振荡器和第二环状振荡器，环状振荡器输出一路振荡器时钟信号，每一路环状振荡器都包括至少一个可调延迟单元，可调延迟单元对时钟信号进行响应以改变振荡器时钟的周期；第一环状振荡器以时钟信号作为触发信号，第二环状振荡器以时钟信号的反信号作为触发信号，且，第一和第二环状振荡器分别用与响应时钟信号的不同电平；两计数器结构，每一计数器结构与一路环状振荡器对应，并以振荡器时钟为触发进行计数；比较器，该比较器对计数器结构的计数结构进行比较，并将比较结果发送至控制器，控制器根据比较结果控制调整时钟信号的占空比。

以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种延迟锁相环路时钟信号占空比检测方法，其中，所述占空比检测方法包括如下的步骤：

配置N级环状振荡器的步骤，其中N为奇数，该环形振荡器由至少一个可调延迟单元构成，所述可调延迟单元组合，对可变时钟信号进行响应，以改变环状振荡器输出的振荡器时钟信号的周期；

配置两路所述环状振荡器的步骤，并配置两路环状振荡器分别由时钟信号和时钟信号的反信号控制，并各自输出一路振荡器时钟信号；

配置两路计数器结构的步骤，计数器结构被配置为：以所述振荡器时钟信号为触发信号计数；

在预设时间周期内，控制比较两所述计数器结构的计数，并将比较结果发送至控制器的步骤。

2.根据权利要求1所述的延迟锁相环路时钟信号占空比检测方法，其中，配置两路环状振荡器分别由时钟信号和时钟信号的反信号控制的步骤具体为：配置第一环状振荡器和第二环状振荡器，以及，配置第一、第二环状振荡器分别以时钟信号和时钟信号的反信号触发，并响应时钟信号的不同电平。

3.根据权利要求2所述的延迟锁相环路时钟信号占空比检测方法，其中，配置计数器结构的步骤还包括：

配置控制信号的步骤，控制信号控制所述计数器结构开启计数，并按照预设时间间隔重置所述计数器结构的计数。

4.根据权利要求3所述的延迟锁相环路时钟信号占空比检测方法，其中，在预设时间周期内，控制比较两计数器结构的计数具体为：

配置比较器，比较器比较两计数器结构计数的大小，并判断时钟信号中高低电平的时长占比，以获取当前时钟信号的占空比状态，以及，

将比较结果发送至控制器的步骤还包括：

所述控制器根据比较结果发送信号，将时钟信号占空比调整至50％。

5.根据权利要求4所述的延迟锁相环路时钟信号占空比检测方法，其中，所述控制器根据比较结果发送信号，将时钟信号占空比调整至50％的步骤还包括：

所述控制信号按照预设时间间隔重置所述计数器结构的计数，直至两所述计数器结构的计数保持动态相等。

6.一种占空比检测器，所述占空比检测器用于对时钟信号的占空比进行检测，并将检测结果发送至控制器，其中，所述占空比检测器包括：

第一环状振荡器和第二环状振荡器，所述环状振荡器输出一路振荡器时钟信号，每一路环状振荡器都包括至少一个可调延迟单元，可调延迟单元对时钟信号进行响应以改变振荡器时钟的周期；

第一环状振荡器以时钟信号作为触发信号，第二环状振荡器以时钟信号的反信号作为触发信号，且，第一和第二环状振荡器分别用与响应时钟信号的不同电平；

两计数器结构，每一计数器结构与一路环状振荡器对应，并以所述振荡器时钟为触发进行计数；

比较器，该比较器对计数器结构的计数结构进行比较，并将比较结果发送至控制器，所述控制器根据比较结果控制调整时钟信号的占空比。

7.根据权利要求6所述的占空比检测器，其中，所述可调延迟单元为实现场效应管经组合构成以实现反相器的单元结构，其包括并联的两个PMOS管和串联的两个NMOS管，其中一个PMOS管的栅极由时钟信号触发导通，另一个PMOS管和两个NMOS管的栅极接至所述振荡器时钟，且该PMOS管的漏极与NMOS管的源极对接。

8.根据权利要求7所述的占空比检测器，其中，所述两个PMOS管中，由时钟信号触发的PMOS管的宽长比小于另一PMOS管的宽长比。

9.根据权利要求8所述的占空比检测器，其中，所述计数器结构为：由控制信号控制开启的若干个触发器组合以形成的，以所述振荡器时钟为输入进行计数。

10.根据权利要求9所述的占空比检测器，其中，所述控制信号按照预设时间间隔对所述计数器结构的计数进行重置。