KR101750771B1 - 리미터 회로 및 이를 포함하는 전압 제어 발진기 - Google Patents

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Abstract

리미터 회로는 제1 제어부, 제2 제어부 및 구동부를 포함한다. 제1 제어부는 입력 신호 및 제1 바이어스 전압에 기초하여 제1 구동 제어 신호를 발생한다. 제2 제어부는 입력 신호 및 제2 바이어스 전압에 기초하여 제2 구동 제어 신호를 발생한다. 구동부는 제1 구동 제어 신호 및 제2 구동 제어 신호에 기초하여 제1 전압과 제2 전압 사이를 스윙하는 출력 신호를 발생한다.

Description

리미터 회로 및 이를 포함하는 전압 제어 발진기{LIMITER CIRCUIT AND VOLTAGE CONTROLLED OSCILLATOR INCLUDING THE SAME}
본 발명은 리미터 회로에 관한 것으로서, 더욱 상세하게는 다양한 집적 회로에 적용될 수 있는 리미터 회로 및 이를 포함하는 전압 제어 발진기에 관한 것이다.
반도체 장치의 소형화 및 고집적화에 따라, 반도체 장치에 포함되는 집적 회로들의 구동 전압이 낮아지고 있으며, 서로 다른 레벨의 구동 전압을 사용하는 집적 회로들이 하나의 반도체 장치 내에 집적될 수 있다. 리미터 회로는 미리 정해진 범위로 제한된 레벨을 가지는 출력 신호를 발생하여 상기와 같은 서로 다른 레벨의 구동 전압을 사용하는 집적 회로들 사이의 오동작을 방지하며, 다양한 종류의 반도체 장치에 포함될 수 있다. 예를 들어, 리미터 회로는 고정된 위상 및 주파수를 가지는 동작 클럭을 얻기 위한 위상 고정 루프 내에 포함될 수 있다. 한편 반도체 장치가 고속으로 동작함에 따라, 동작 클럭의 상승 에지 및 하강 에지에서 데이터를 각각 처리하는 듀얼 데이터 레이트(dual data rate; DDR) 방식이 사용되고 있다. 상기와 같은 DDR 방식에서 클럭 신호의 듀티비는 반도체 장치의 성능을 결정하는 중요한 인자(factor)가 될 수 있다.
본 발명의 일 목적은 상대적으로 낮은 구동 전압에 기초하여 동작하고, 공정, 전압 및 온도 변화에 따른 성능의 열화가 상대적으로 적은 리미터 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 리미터 회로를 포함하여 출력 신호의 듀티비를 효율적으로 조절하는 전압 제어 발진기를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 리미터 회로는 제1 제어부, 제2 제어부 및 구동부를 포함한다. 상기 제1 제어부는 입력 신호 및 제1 바이어스 전압에 기초하여 제1 구동 제어 신호를 발생한다. 상기 제2 제어부는 상기 입력 신호 및 제2 바이어스 전압에 기초하여 제2 구동 제어 신호를 발생한다. 상기 구동부는 상기 제1 구동 제어 신호 및 상기 제2 구동 제어 신호에 기초하여 제1 전압과 제2 전압 사이를 스윙하는 출력 신호를 발생한다.
상기 제1 제어부는 상기 입력 신호의 DC 성분을 제거하여 제1 AC 신호를 발생하고, 상기 제1 AC 신호와 상기 제1 바이어스 전압을 합산하여 상기 제1 구동 제어 신호를 발생할 수 있다.
상기 제2 제어부는 상기 입력 신호의 DC 성분을 제거하여 제2 AC 신호를 발생하고, 상기 제2 AC 신호와 상기 제2 바이어스 전압을 합산하여 상기 제2 구동 제어 신호를 발생할 수 있다.
상기 제1 제어부는 제1 커패시터 및 제1 저항을 포함할 수 있다. 상기 제1 커패시터는 상기 입력 신호가 인가되는 제1 단 및 상기 제1 구동 제어 신호를 출력하는 제1 노드와 연결되는 제2 단을 구비할 수 있다. 상기 제1 저항은 상기 제1 바이어스 전압이 인가되는 제1 단 및 상기 제1 노드와 연결되는 제2 단을 구비할 수 있다.
상기 제2 제어부는 제2 커패시터 및 제2 저항을 포함할 수 있다. 상기 제2 커패시터는 상기 입력 신호가 인가되는 제1 단 및 상기 제2 구동 제어 신호를 출력하는 제2 노드와 연결되는 제2 단을 구비할 수 있다. 상기 제2 저항은 상기 제2 바이어스 전압이 인가되는 제1 단 및 상기 제2 노드와 연결되는 제2 단을 구비할 수 있다.
상기 구동부는 상기 제1 전압과 상기 제2 전압 사이에 직렬 연결되는 풀업 트랜지스터 및 풀다운 트랜지스터를 포함하며, 상기 풀업 트랜지스터의 게이트에는 상기 제1 구동 제어 신호가 인가되고, 상기 풀다운 트랜지스터의 게이트에는 상기 제2 구동 제어 신호가 인가될 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 전압 제어 발진기는 발진 신호 생성부, 리미터부 및 인터폴레이션부를 포함한다. 상기 발진 신호 생성부는 발진 제어 신호에 상응하는 주파수를 가지는 차동 형태의 제1 발진 신호 및 제2 발진 신호를 발생한다. 상기 리미터부는 상기 제1 발진 신호, 상기 제2 발진 신호, 제1 바이어스 전압 및 제2 바이어스 전압에 기초하여 제1 전압과 제2 전압 사이를 스윙하는 차동 형태의 제1 스윙 신호 및 제2 스윙 신호를 발생한다. 상기 인터폴레이션부는 상기 제1 스윙 신호 및 상기 제2 스윙 신호의 듀티비를 보정하여 차동 형태의 제1 출력 신호 및 제2 출력 신호를 발생한다.
상기 제1 출력 신호 및 상기 제2 출력 신호의 듀티비는 50:50일 수 있다.
상기 리미터부는 제1 리미터 회로 및 제2 리미터 회로를 포함할 수 있다. 상기 제1 리미터 회로는 상기 제1 발진 신호, 상기 제1 바이어스 전압 및 상기 제2 바이어스 전압에 기초하여 제1 구동 제어 신호 및 제2 구동 제어 신호를 발생하고, 상기 제1 구동 제어 신호 및 상기 제2 구동 제어 신호에 기초하여 상기 제1 스윙 신호를 발생할 수 있다. 상기 제2 리미터 회로는 상기 제2 발진 신호, 상기 제1 바이어스 전압 및 상기 제2 바이어스 전압에 기초하여 제3 구동 제어 신호 및 제4 구동 제어 신호를 발생하고, 상기 제3 구동 제어 신호 및 상기 제4 구동 제어 신호에 기초하여 상기 제2 스윙 신호를 발생할 수 있다.
상기 인터폴레이션부는 상기 제1 스윙 신호와 상기 제2 스윙 신호를 위상 보간에 의해 병합하여 상기 제1 출력 신호 및 상기 제2 출력 신호를 발생할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 리미터 회로는 입력 신호의 DC 성분을 제거하는 두 개의 커패시터들을 포함하고 풀업 트랜지스터와 풀다운 트랜지스터가 서로 다른 바이어스 전압에 응답하여 구동됨으로써, 전원 전압의 레벨이 낮아지더라도 정상적으로 동작하고, 전원 전압의 레벨이 높아지더라도 전력 소모가 증가하지 않으며, PVT의 변화에 따른 동작 특성의 변화가 상대적으로 작을 수 있다.
본 발명의 실시예들에 따른 전압 제어 발진기는 상기 리미터 회로 및 인터폴레이션부를 포함하여 구현됨으로써, 구조가 간단하고 전력 소모가 감소되고 동작 성능이 향상되고, 듀티비 보정 기능을 가지며, 종래의 위상 고정 루프와 호환성을 가질 수 있다. 상기 전압 제어 발진기를 포함하는 위상 고정 루프는 50:50의 듀티비를 가지는 출력 신호를 효율적으로 발생함으로써, 소형화되고 전력 소모가 감소되며 동작 성능이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 리미터 회로를 나타내는 블록도이다.
도 2는 도 1의 리미터 회로의 일 예를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 전압 제어 발진기를 나타내는 블록도이다.
도 4는 도 3의 전압 제어 발진기에 포함되는 발진 신호 생성부의 일 예를 나타내는 블록도이다.
도 5는 도 3의 전압 제어 발진기에 포함되는 리미터부의 일 예를 나타내는 블록도이다.
도 6은 도 3의 전압 제어 발진기에 포함되는 인터폴레이션부의 일 예를 나타내는 블록도이다.
도 7은 도 3의 전압 제어 발진기의 동작의 일 예를 나타내는 타이밍도이다.
도 8a, 8b 및 도 8c는 도 3의 전압 제어 발진기의 동작을 나타내는 도면들이다.
도 9는 도 3의 전압 제어 발진기에 포함되는 인터폴레이션부의 다른 예를 나타내는 블록도이다.
도 10은 본 발명의 일 실시예에 따른 위상 고정 루프를 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 위상 고정 루프를 포함하는 집적 회로를 나타내는 블록도이다.
도 12는 본 발명의 일 실시예에 따른 위상 고정 루프를 포함하는 송신기를 나타내는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 위상 고정 루프를 포함하는 메모리 장치를 나타내는 블록도이다.
도 14는 도 13의 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 리미터 회로를 나타내는 블록도이다.
도 1을 참조하면, 리미터 회로(100)는 제1 제어부(110), 제2 제어부(120) 및 구동부(130)를 포함한다.
제1 제어부(110)는 입력 신호(IN) 및 제1 바이어스 전압(VBIAS1)에 기초하여 제1 제어 신호(DCON1)를 발생한다. 예를 들어, 제1 제어부(110)는 입력 신호(IN)의 DC 성분을 제거하고, 상기 DC 성분이 제거된 입력 신호(IN)와 제1 바이어스 전압(VBIAS1)에 기초하여 제1 제어 신호(DCON1)를 발생할 수 있다. 입력 신호(IN) 및 제1 제어 신호(DCON1)는 전압 신호일 수 있다.
제2 제어부(120)는 입력 신호(IN) 및 제2 바이어스 전압(VBIAS2)에 기초하여 제2 제어 신호(DCON2)를 발생한다. 예를 들어, 제2 제어부(120)는 입력 신호(IN)의 DC 성분을 제거하고, 상기 DC 성분이 제거된 입력 신호(IN)와 제2 바이어스 전압(VBIAS2)에 기초하여 제2 제어 신호(DCON2)를 발생할 수 있다. 제2 제어 신호(DCON2)는 전압 신호일 수 있다.
구동부(130)는 제1 구동 제어 신호(DCON1) 및 제2 구동 제어 신호(DCON2)에 기초하여 제1 전압과 제2 전압 사이를 스윙하는 출력 신호(OUT)를 발생한다. 즉, 출력 신호(OUT)는 전압 신호일 수 있으며, 제1 구동 제어 신호(DCON1) 및 제2 구동 제어 신호(DCON2)에 기초하여 상기 제1 전압 및 상기 제2 전압 중 하나에 상응하는 레벨을 가질 수 있다.
일 실시예에서, 구동부(130)는 입력 신호(IN)의 레벨이 미리 정해진 기준 전압 레벨보다 높은 경우에 상기 제1 전압 레벨을 가지고 상기 입력 신호(IN)의 레벨이 상기 기준 전압 레벨보다 낮은 경우에 상기 제2 전압 레벨을 가지는 출력 신호(OUT)를 발생할 수 있다. 상기 제1 전압은 상기 제2 전압보다 높은 레벨을 가질 수 있으며, 예를 들어 상기 제1 전압은 전원 전압이고 상기 제2 전압은 접지 전압일 수 있다. 또한 상기 기준 전압 레벨은 상기 제1 전압 레벨의 절반에 상응할 수 있다.
도 2는 도 1의 리미터 회로의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 리미터 회로(100)는 제1 제어부(110), 제2 제어부(120) 및 구동부(130)를 포함한다.
제1 제어부(110)는 입력 신호(IN)의 DC 성분을 제거하여 제1 AC 신호(AC1)를 발생하고, 제1 AC 신호(AC1)와 제1 바이어스 전압(VBIAS1)을 합산하여 제1 구동 제어 신호(DCON1)를 발생할 수 있다. 제1 제어부(110)는 제1 커패시터(C1) 및 제1 저항(R1)을 포함할 수 있다.
제1 커패시터(C1)는 입력 노드(NA)와 연결되어 입력 신호(IN)가 인가되는 제1 단 및 제1 구동 제어 신호(DCON1)를 출력하는 제1 노드(N1)와 연결되는 제2 단을 구비할 수 있다. 즉, 제1 커패시터(C1)는 입력 신호(IN)의 DC 성분을 제거하여 제1 AC 신호(AC1)를 발생하며, 제1 AC 신호(AC1)를 제1 노드(N1)에 제공할 수 있다.
제1 저항(R1)은 제1 바이어스 전압(VBIAS1)이 인가되는 제1 단 및 제1 노드(N1)와 연결되는 제2 단을 구비할 수 있다. 즉, 제1 저항(R1)은 제1 바이어스 전압(VBIAS1)을 제1 노드(N1)에 제공할 수 있다.
제1 노드(N1)는 제1 AC 신호(AC1)와 제1 바이어스 전압(VBIAS1)을 합산하여 제1 구동 제어 신호(DCON1)를 출력할 수 있다. 제1 AC 신호(AC1)는 입력 신호(IN)의 AC 전압 성분만을 포함하고 제1 바이어스 전압(VBIAS1)은 DC 전압 성분만을 포함하므로, 제1 구동 제어 신호(DCON1)에 포함되는 제1 AC 신호(AC1)와 제1 바이어스 전압(VBIAS1)은 서로 구분될 수 있다. 즉, 제1 커패시터(C1)는 입력 신호(IN)의 DC 성분을 제거함으로써, 입력 신호(IN)와 제1 바이어스 전압(VBIAS1)을 구분시킬 수 있다.
제2 제어부(120)는 입력 신호(IN)의 DC 성분을 제거하여 제2 AC 신호(AC2)를 발생하고, 제2 AC 신호(AC2)와 제2 바이어스 전압(VBIAS2)을 합산하여 제2 구동 제어 신호(DCON2)를 발생할 수 있다. 제2 제어부(120)는 제2 커패시터(C2) 및 제2 저항(R2)을 포함할 수 있다.
제2 커패시터(C2)는 입력 노드(NA)와 연결되어 입력 신호(IN)가 인가되는 제1 단 및 제2 구동 제어 신호(DCON2)를 출력하는 제2 노드(N2)와 연결되는 제2 단을 구비할 수 있다. 즉, 제2 커패시터(C2)는 입력 신호(IN)의 DC 성분을 제거하여 제2 AC 신호(AC2)를 발생하며, 제2 AC 신호(AC2)를 제2 노드(N2)에 제공할 수 있다. 제1 커패시터(C1)와 제2 커패시터(C2)의 커패시턴스에 따라 제1 AC 신호(AC1)와 제2 AC 신호(AC2)는 실질적으로 동일할 수도 있고, 서로 상이할 수도 있다.
제2 저항(R2)은 제2 바이어스 전압(VBIAS2)이 인가되는 제1 단 및 제2 노드(N2)와 연결되는 제2 단을 구비할 수 있다. 즉, 제2 저항(R2)은 제2 바이어스 전압(VBIAS2)을 제1 노드(N2)에 제공할 수 있다.
제2 노드(N2)는 제2 AC 신호(AC2)와 제2 바이어스 전압(VBIAS2)을 합산하여 제2 구동 제어 신호(DCON2)를 출력할 수 있다. 제2 AC 신호(AC2)는 입력 신호(IN)의 AC 전압 성분만을 포함하고 제2 바이어스 전압(VBIAS2)은 DC 전압 성분만을 포함하므로, 제2 구동 제어 신호(DCON2)에 포함되는 제2 AC 신호(AC2)와 제2 바이어스 전압(VBIAS2)은 서로 구분될 수 있다. 즉, 제2 커패시터(C2)는 입력 신호(IN)의 DC 성분을 제거함으로써, 입력 신호(IN)와 제2 바이어스 전압(VBIAS2)을 구분시킬 수 있다.
구동부(130)는 제1 구동 제어 신호(DCON1) 및 제2 구동 제어 신호(DCON2)에 기초하여 제1 전압(VDD)과 제2 전압(VSS) 사이를 스윙하는 출력 신호(OUT)를 발생하며, 제1 전압(VDD)과 제2 전압(VSS) 사이에 직렬 연결되는 풀업 트랜지스터(MP1) 및 풀다운 트랜지스터(MN1)를 포함할 수 있다.
풀업 트랜지스터(MP1)는 PMOS 트랜지스터일 수 있으며, 제1 전압(VDD)과 연결되는 제1 단자(예를 들어, 소스), 제1 구동 제어 신호(DCON1)가 인가되는 게이트 단자 및 출력 노드(NB)와 연결되는 제2 단자(예를 들어, 드레인)를 포함할 수 있다. 제1 구동 제어 신호(DCON1)에 기초하여 풀업 트랜지스터(MP1)가 턴온되는 경우에, 즉 입력 신호(IN)의 레벨이 상기 기준 전압 레벨보다 높은 경우에, 구동부(130)는 제1 전압(VDD) 레벨을 가지는 출력 신호(OUT)를 발생할 수 있다.
풀다운 트랜지스터(MN1)는 NMOS 트랜지스터일 수 있으며, 출력 노드(NB)와 연결되는 제1 단자(예를 들어, 드레인), 제2 구동 제어 신호(DCON2)가 인가되는 게이트 단자 및 제2 전압(VSS)과 연결되는 제2 단자(예를 들어, 소스)를 포함할 수 있다. 제2 구동 제어 신호(DCON2)에 기초하여 풀다운 트랜지스터(MN1)가 턴온되는 경우에, 즉 입력 신호(IN)의 레벨이 상기 기준 전압 레벨보다 낮은 경우에, 구동부(130)는 제2 전압(VSS) 레벨을 가지는 출력 신호(OUT)를 발생할 수 있다.
상술한 바와 같이, 제1 구동 제어 신호(DCON1)는 입력 신호(IN)의 AC 전압 성분인 제1 AC 신호(AC1)와 제1 바이어스 전압(VBIAS1)을 포함하고, 제2 구동 제어 신호(DCON2)는 입력 신호(IN)의 AC 전압 성분인 제2 AC 신호(AC2)와 제2 바이어스 전압(VBIAS2)을 포함한다. 따라서, 풀업 트랜지스터(MP1)와 풀다운 트랜지스터(MN1)는 서로 다른 바이어스 전압에 응답하여 구동될 수 있다. 즉, 풀업 트랜지스터(MP1)는 제1 바이어스 전압(VBIAS1)에 응답하여 구동되고, 풀다운 트랜지스터(MN1)는 제2 바이어스 전압(VBIAS2)에 응답하여 구동된다.
일 실시예에서, 제1 및 제2 바이어스 전압들(VBIAS1, VBIAS2)은 각각 제1 전압(VDD)과 제2 전압(VSS) 사이의 레벨을 가질 수 있다. 예를 들어, 제1 바이어스 전압(VBIAS1)의 레벨은 풀업 트랜지스터(MP1)의 문턱 전압 레벨보다 높고 제1 전압(VDD)의 레벨보다 낮을 수 있다. 제2 바이어스 전압(VBIAS2)의 레벨은 풀다운 트랜지스터(MN1)의 문턱 전압 레벨보다 높고 제1 전압(VDD)의 레벨보다 낮을 수 있다. 바이어스 전압들(VBIAS1, VBIAS2)의 레벨이 상응하는 트랜지스터들(MP1, MN1)의 문턱 전압 레벨보다 낮은 경우에, 트랜지스터들(MP1, MN1)이 정상적으로 구동되지 않을 수 있다.
일 실시예에서, 제1 전압(VDD)의 레벨은 풀업 트랜지스터(MP1)의 문턱 전압 및 풀다운 트랜지스터(MN1)의 문턱 전압 중 높은 레벨을 가지는 것보다 높을 수 있다. 예를 들어, 풀업 트랜지스터(MP1)의 문턱 전압 레벨이 풀다운 트랜지스터(MN1)의 문턱 전압 레벨보다 높은 경우에, 제1 전압(VDD)의 레벨은 풀업 트랜지스터(MP1)의 문턱 전압 레벨보다 높을 수 있다. 즉, 제1 전압(VDD)의 레벨의 최소값은 풀업 트랜지스터(MP1)의 문턱 전압 레벨과 실질적으로 동일할 수 있다.
종래의 리미터 회로는 하나의 제어 신호에 기초하여 구동부의 풀업 트랜지스터 및 풀다운 트랜지스터를 구동하였다. 예를 들어, 종래의 리미터 회로는 입력 신호의 DC 성분을 제거하는 하나의 커패시터를 포함하였으며, 상기 DC 성분이 제거된 입력 신호 및 하나의 바이어스 전압에 기초하여 상기 하나의 제어 신호를 발생하는 제1 바이어싱 방식으로 구현되거나, 출력 신호를 기초로 셀프 바이어스 전압을 발생하고 상기 DC 성분이 제거된 입력 신호 및 상기 셀프 바이어스 전압에 기초하여 상기 하나의 제어 신호를 발생하는 제2 바이어싱 방식으로 구현되었다.
상기 제1 바이어싱 방식 및 제2 바이어싱 방식으로 구현된 종래의 리미터 회로는, 전원 전압의 레벨이 풀업 트랜지스터의 문턱 전압 레벨 및 풀다운 트랜지스터의 문턱 전압 레벨의 합보다 낮은 경우에 상기 트랜지스터들이 정상적으로 구동되지 않는 문제가 있었다. 상기 제2 바이어싱 방식으로 구현된 종래의 리미터 회로는, 상대적으로 간단한 구조를 가지나, 전원 전압의 레벨이 높아질수록 리미터 회로를 흐르는 전류의 양이 증가하여 전력 소모가 증가하는 문제가 있었다. 즉, 종래의 리미터 회로는 공정, 전압 및 온도(process, voltage and temperature; PVT)의 변화에 따라 동작 특성의 변화가 상대적으로 크며, 전원 전압의 레벨이 낮은 경우에 정상적으로 구동되지 않는 문제가 있었다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 리미터 회로(100)는 입력 신호(IN)의 DC 성분을 제거하는 두 개의 커패시터들(C1, C2)을 포함하며, 두 개의 바이어스 전압들(VBIAS1, VBIAS2)을 이용하여 구동된다. 즉, 풀업 트랜지스터(MP1)와 풀다운 트랜지스터(MN1)가 서로 다른 바이어스 전압에 응답하여 구동되기 때문에, 상기 종래의 리미터 회로에서보다 낮은 레벨을 가지는 전원 전압이 인가되더라도 정상적으로 동작할 수 있다. 본 발명의 일 실시예에 따른 리미터 회로(100)는, 전원 전압(즉, 제1 전압(VDD))의 레벨이 풀업 트랜지스터(MP1)의 문턱 전압 및 풀다운 트랜지스터(MN1)의 문턱 전압 중 높은 레벨을 가지는 것보다 높은 경우에 정상적으로 구동될 수 있고, 전원 전압의 레벨이 증가하더라도 전력 소모가 증가하지 않으며, PVT의 변화에 따른 동작 특성의 변화가 상대적으로 작다. 따라서, 제1 전압(VDD)과 제2 전압(VSS) 사이를 스윙하는 출력 신호(OUT)를 효율적으로 발생할 수 있다.
도 3은 본 발명의 일 실시예에 따른 전압 제어 발진기(voltage controlled oscillator; VCO)를 나타내는 블록도이다.
도 3을 참조하면, 전압 제어 발진기(200)는 발진 신호 생성부(210), 리미터부(220) 및 인터폴레이션부(230)를 포함한다.
발진 신호 생성부(210)는 발진 제어 신호(OCS)에 상응하는 주파수를 가지는 차동 형태의 제1 발진 신호(OS1) 및 제2 발진 신호(OS2)를 발생한다. 예를 들어, 발진 제어 신호(OCS), 제1 발진 신호(OS1) 및 제2 발진 신호(OS2)는 전압 신호일 수 있고, 발진 제어 신호(OCS)의 전압 레벨이 증가할수록 발진 신호들(OS1, OS2)의 주파수가 증가할 수 있다.
리미터부(220)는 제1 발진 신호(OS1), 제2 발진 신호(OS2), 제1 바이어스 전압(VBIAS1) 및 제2 바이어스 전압(VBIAS2)에 기초하여 제1 전압과 제2 전압 사이를 스윙하는 차동 형태의 제1 스윙 신호(SS1) 및 제2 스윙 신호(SS2)를 발생한다. 제1 발진 신호(OS1) 및 제2 발진 신호(OS2)는 상기 제1 전압보다 낮고 상기 제2 전압보다 높은 레벨을 가지는 제3 전압과 상기 제2 전압 사이를 제한적으로 스윙할 수 있다. 리미터부(220)는 제1 발진 신호(OS1) 및 제2 발진 신호(OS2)의 레벨이 미리 정해진 기준 전압 레벨보다 높은지 여부에 기초하여, 상기 제1 전압과 상기 제2 전압 사이를 풀스윙하고 제1 발진 신호(OS1) 및 제2 발진 신호(OS2)에 각각 상응하는 제1 스윙 신호(SS1) 및 제2 스윙 신호(SS2)를 발생할 수 있다. 일 실시예에서, 리미터부(220)는 도 1에 도시된 본 발명의 일 실시예에 따른 리미터 회로(100)를 적어도 하나 이상 포함하여 구현될 수 있다.
인터폴레이션부(230)는 제1 스윙 신호(SS1) 및 제2 스윙 신호(SS2)의 듀티비를 보정하여 차동 형태의 제1 출력 신호(OUT1) 및 제2 출력 신호(OUT2)를 발생한다. 예를 들어, 인터폴레이션부(230)는 제1 스윙 신호(SS1)와 제2 스윙 신호(SS2)를 위상 보간(phase interpolation)에 의해 병합하여 제1 출력 신호(OUT1) 및 제2 출력 신호(OUT2)를 발생할 수 있다. 제1 출력 신호(OUT1) 및 제2 출력 신호(OUT2)의 듀티비는 약 50:50일 수 있다.
본 발명의 일 실시예에 따른 전압 제어 발진기(200)는 도 1의 리미터 회로(100) 및 인터폴레이션부(230)를 포함하여 구현됨으로써, 구조가 간단하고 전력 소모가 감소되고 동작 성능이 향상되며, 전원 전압의 레벨이 낮아지더라도 정상적으로 구동될 수 있고, 듀티비 보정 기능을 가질 수 있다. 즉, 본 발명의 일 실시예에 따른 전압 제어 발진기(200)는 약 50:50의 듀티비를 가지는 출력 신호들(OUT1, OUT2)을 효율적으로 발생할 수 있다. 따라서, 전압 제어 발진기(200)를 포함하는 위상 고정 루프(phase locked loop; PLL)의 전력 소모를 감소시키며 동작 성능을 향상시킬 수 있다. 또한, 본 발명의 일 실시예에 따른 전압 제어 발진기(200)는 추가되는 구성요소 없이 종래의 위상 고정 루프에 포함된 종래의 전압 제어 발진기를 대체할 수 있다. 즉, 전압 제어 발진기(200)는 종래의 위상 고정 루프와 호환성을 가질 수 있다.
도 4는 도 3의 전압 제어 발진기에 포함되는 발진 신호 생성부의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 발진 신호 생성부(210)는 발진 제어부(212) 및 발진부(214)를 포함할 수 있다.
발진 제어부(212)는 발진 제어 신호(OCS)에 기초하여 제어 전류(ICON)를 발생할 수 있다. 발진 제어부(212)는 전류원(213)을 포함하여 구현될 수 있다. 일 실시예에서, 전류원(213)은 적어도 하나의 트랜지스터를 포함하며, 전류 미러 형태로 구현될 수 있다. 다른 실시예에서, 전류원(213)은 제어 전류(ICON)가 주변의 온도 변화에 무관하게 일정한 값을 가지도록 온도 독립형 전류원의 형태로 구현될 수 있다.
발진부(214)는 제어 전류(ICON)에 기초하여 제1 발진 신호(OS1) 및 제2 발진 신호(OS2)를 발생할 수 있다. 예를 들어, 제1 발진 신호(OS1) 및 제2 발진 신호(OS2)는 정현파 형태를 가질 수 있다. 발진부(214)는 직렬 연결된 복수의 차동 딜레이 셀들(DC1, DC2, DC3, DC4)을 포함하여 구현될 수 있다. 도 4에서는 발진부(214)가 4개의 차동 딜레이 셀들을 포함하는 경우를 도시한다.
제1 차동 딜레이 셀(DC1)은 제어 전류(ICON), 제1 발진 신호(OS1) 및 제2 발진 신호(OS2)에 기초하여 제1 차동 신호쌍(DS11, DS12)을 발생할 수 있다. 제2 차동 딜레이 셀(DC2)은 제어 전류(ICON) 및 제1 차동 신호쌍(DS11, DS12)에 기초하여 제2 차동 신호쌍(DS21, DS22)을 발생할 수 있다. 제3 차동 딜레이 셀(DC3)은 제어 전류(ICON) 및 제2 차동 신호쌍(DS21, DS22)에 기초하여 제3 차동 신호쌍(DS31, DS32)을 발생할 수 있다. 제4 차동 딜레이 셀(DC4)은 제어 전류(ICON) 및 제3 차동 신호쌍(DS31, DS32)에 기초하여 제1 발진 신호(OS1) 및 제2 발진 신호(OS2)를 발생할 수 있다.
한편, 제어 전류(ICON)에 기초하여 제어 노드(NC)에 상기 제3 전압이 유기될 수 있다. 상술한 바와 같이, 상기 제3 전압은 상기 제1 전압보다 낮고 상기 제2 전압보다 높은 레벨을 가지기 때문에, 제1 발진 신호(OS1) 및 제2 발진 신호(OS2)는 상기 제3 전압과 상기 제2 전압 사이를 제한적으로 스윙할 수 있다.
도 5는 도 3의 전압 제어 발진기에 포함되는 리미터부의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 리미터부(220)는 제1 리미터 회로(222) 및 제2 리미터 회로(224)를 포함할 수 있다.
제1 리미터 회로(222)는 제1 발진 신호(OS1), 제1 바이어스 전압(VBIAS1) 및 제2 바이어스 전압(VBIAS2)에 기초하여 제1 구동 제어 신호 및 제2 구동 제어 신호를 발생하고, 상기 제1 구동 제어 신호 및 상기 제2 구동 제어 신호에 기초하여 제1 스윙 신호(SS1)를 발생할 수 있다. 제2 리미터 회로(224)는 제2 발진 신호(OS2), 제1 바이어스 전압(VBIAS1) 및 제2 바이어스 전압(VBIAS2)에 기초하여 제3 구동 제어 신호 및 제4 구동 제어 신호를 발생하고, 상기 제3 구동 제어 신호 및 상기 제4 구동 제어 신호에 기초하여 제2 스윙 신호(SS2)를 발생할 수 있다.
일 실시예에서, 제1 스윙 신호(SS1) 및 제2 스윙 신호(SS2)는 사각파 형태를 가질 수 있다. 즉, 제1 리미터 회로(222)는 제1 발진 신호(OS1)의 레벨이 상기 기준 전압 레벨보다 높은 경우에 상기 제1 전압 레벨을 가지고 상기 제1 발진 신호(OS1)의 레벨이 상기 기준 전압 레벨보다 낮은 경우에 상기 제2 전압 레벨을 가지는 제1 스윙 신호(SS1)를 발생할 수 있다. 제2 리미터 회로(224)는 제2 발진 신호(OS2)의 레벨이 상기 기준 전압 레벨보다 높은 경우에 상기 제1 전압 레벨을 가지고 상기 제2 발진 신호(OS2)의 레벨이 상기 기준 전압 레벨보다 낮은 경우에 상기 제2 전압 레벨을 가지는 제2 스윙 신호(SS2)를 발생할 수 있다. 상기 기준 전압 레벨은 상기 제1 전압 레벨의 절반에 상응할 수 있다.
일 실시예에서, 제1 및 제2 리미터 회로들(222, 224)은 각각 제1 커패시터 및 제1 저항을 구비하는 제1 제어부, 제2 커패시터 및 제2 저항을 구비하는 제2 제어부 및 풀업 트랜지스터 및 풀다운 트랜지스터를 구비하는 구동부를 포함할 수 있다. 즉, 제1 리미터 회로(222) 및 제2 리미터 회로(224)는 각각 도 1의 리미터 회로(100)와 실질적으로 동일한 구성을 가질 수 있으며, 그에 대한 중복되는 설명은 생략하도록 한다.
도 6은 도 3의 전압 제어 발진기에 포함되는 인터폴레이션부의 일 예를 나타내는 블록도이다.
도 6을 참조하면, 인터폴레이션부(230a)는 제1 인버터(INV1), 제2 인버터(INV2), 제1 래치부(232), 제3 인버터(INV3) 및 제4 인버터(INV4)를 포함할 수 있다.
제1 인버터(INV1)는 제1 스윙 신호(SS1)를 수신하는 입력 단자 및 제1 중간 노드(NIP1)와 연결되는 출력 단자를 포함할 수 있다. 제2 인버터(INV2)는 제2 스윙 신호(SS2)를 수신하는 입력 단자 및 제2 중간 노드(NIP2)와 연결되는 출력 단자를 포함할 수 있다. 제1 인버터(INV1)는 제1 스윙 신호(SS1)를 반전하며, 제2 인버터(INV2)는 제2 스윙 신호(SS2)를 반전할 수 있다.
제1 래치부(232)는 상기 제1 인버터(INV1)의 출력 단자와 상기 제2 인버터(INV2)의 출력 단자 사이에 연결된다. 즉, 제1 래치부(232)는 제1 중간 노드(NIP1)와 제2 중간 노드(NIP2) 사이에 연결되며, 상기 위상 보간 동작을 수행할 수 있다. 상기 위상 보간 동작은 도 7을 참조하여 후술하도록 한다.
제3 인버터(INV3)는 상기 제1 인버터(INV1)의 출력 단자(즉, 제1 중간 노드(NIP1))와 연결되는 입력 단자를 포함할 수 있다. 제4 인버터(INV4)는 상기 제2 인버터(INV2)의 출력 단자(즉, 제2 중간 노드(NIP2))와 연결되는 입력 단자를 포함할 수 있다. 제3 인버터(INV3)는 제1 중간 노드(NIP1)의 전압을 반전하여 제1 출력 신호(OUT1)를 제공하며, 제4 인버터(INV4)는 제2 중간 노드(NIP2)의 전압을 반전하여 제2 출력 신호(OUT2)를 제공할 수 있다.
일 실시예에서, 제1 래치부(232)는 제1 중간 노드(NIP1)와 제2 중간 노드(NIP2)를 대칭적으로 연결하는 크로스-커플드 인버터들(INVL1, INVL2)을 포함할 수 있다. 제1 내부 인버터(INVL1)는 상기 제1 인버터(INV1)의 출력 단자와 연결되는 입력 단자 및 상기 제2 인버터(INV2)의 출력 단자와 연결되는 출력 단자를 포함할 수 있다. 제2 내부 인버터(INVL2)는 상기 제1 인버터(INV1)의 출력 단자와 연결되는 출력 단자 및 상기 제2 인버터(INV2)의 출력 단자와 연결되는 입력 단자를 포함할 수 있다.
제1 발진 신호(OS1) 및 제2 발진 신호(OS2)가 상기 제3 전압과 상기 제2 전압 사이를 제한적으로 스윙하기 때문에, 리미터부(220)가 상기 기준 전압 레벨에 기초하여 제1 스윙 신호(SS1) 및 제2 스윙 신호(SS2)를 발생하더라도, 제1 스윙 신호(SS1) 및 제2 스윙 신호(SS2)의 듀티비는 50:50이 아닐 수 있다. 인터폴레이션부(230a)는 상기 위상 보간 동작을 수행하여 약 50:50의 듀티비를 가지는 제1 출력 신호(OUT1) 및 제2 출력 신호(OUT2)를 발생할 수 있다.
도 7은 도 3의 전압 제어 발진기의 동작의 일 예를 나타내는 타이밍도이다.
이하에서는 도 3 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 전압 제어 발진기(200)의 동작을 상세하게 설명한다.
발진 신호 생성부(210)는 발진 제어 신호(OCS)에 상응하는 주파수를 가지는 제1 발진 신호(OS1) 및 제2 발진 신호(OS2)를 발생한다. 차동 형태의 제1 및 제2 발진 신호들(OS1, OS2)은 정현파 형태를 가지며, 제3 전압(VC)과 제2 전압(VSS) 사이를 제한적으로 스윙한다.
리미터부(220)는 제1 및 제2 발진 신호들(OS1, OS2)과 제1 및 제2 바이어스 전압들(VBIAS1, VBIAS2)에 기초하여 차동 형태의 제1 스윙 신호(SS1) 및 제2 스윙 신호(SS2)를 발생한다. 제1 스윙 신호(SS1)는 제1 발진 신호(OS1)가 기준 전압(VDD/2)보다 큰 경우에 제1 전압(VDD) 레벨을 가지고 제1 발진 신호(OS1)가 기준 전압(VDD/2)보다 작은 경우에 제2 전압(VSS) 레벨을 가지는 사각파 형태를 가진다. 제2 스윙 신호(SS2)는 제2 발진 신호(OS2)가 기준 전압(VDD/2)보다 큰 경우에 제1 전압(VDD) 레벨을 가지고 제2 발진 신호(OS2)가 기준 전압(VDD/2)보다 작은 경우에 제2 전압(VSS) 레벨을 가지는 사각파 형태를 가진다. 제1 및 제2 스윙 신호들(SS1, SS2) 각각은 듀티비가 일정한 대칭적인 파형을 가지지만, 논리 로우 구간이 약 △T만큼 긴 듀티비를 가진다.
인터폴레이션부(230a)의 제1 인버터(INV1)는 제1 스윙 신호(SS1)를 반전하며, 제2 인버터(INV2)는 제2 스윙 신호(SS2)를 반전한다. 따라서, 제1 중간 노드(NIP1)의 제1 중간 전압(VIP1) 및 제2 중간 노드(NIP2)의 제2 중간 전압(VIP2)은 논리 하이 구간이 약 △T만큼 긴 듀티비를 가진다. 즉, 제1 중간 전압(VIP1)의 하강 에지와 상응하는 제2 중간 전압(VIP2)의 상승 에지는 약 △T만큼 오버랩(overlap)되며, 제1 중간 전압(VIP1)의 상승 에지와 상응하는 제2 중간 전압(VIP2)의 하강 에지는 약 △T만큼 오버랩된다.
인터폴레이션부(230a)의 제1 래치부(232)는 제1 중간 전압(VIP1)과 제2 중간 전압(VIP2)이 오버랩되는 구간을 평균화(averaging)하여 상기 위상 보간 동작을 수행한다. 예를 들어, 시간 A부근에서, 제1 중간 전압(VIP1)의 하강 에지는 약 △T/2만큼 앞당겨지고 제2 중간 전압(VIP2)의 상승 에지는 약 △T/2만큼 지연됨으로써, 제1 중간 전압(VIP1)의 하강 에지 및 제2 중간 전압(VIP2)의 상승 에지가 모두 시간 A에 맞춰진다. 시간 B부근에서, 제1 중간 전압(VIP1)의 상승 에지는 약 △T/2만큼 지연되고 제2 중간 전압(VIP2)의 하강 에지는 약 △T/2만큼 앞당겨짐으로써, 제1 중간 전압(VIP1)의 상승 에지 및 제2 중간 전압(VIP2)의 하강 에지가 모두 시간 B에 맞춰진다. 제1 래치부(232)가 상기와 같이 위상 보간 동작을 수행하여, 리미터부(220)의한 듀티비의 불일치를 보정할 수 있다.
인터폴레이션부(230a)의 제3 인버터(INV3)는 제1 중간 전압(VIP1)을 반전하며, 제4 인버터(INV4)는 제2 중간 전압(VIP2)을 반전한다. 따라서, 본 발명의 일 실시예에 따른 전압 제어 발진기(200)는 약 50:50의 듀티비를 가지는 제1 출력 신호(OUT1) 및 제2 출력 신호(OUT2)를 발생한다.
도 8a, 도 8b 및 도 8c는 도 3의 전압 제어 발진기의 동작을 나타내는 도면들이다. 도 8a, 도 8b 및 도 8c는 제1 및 제2 발진 신호들(OS1, OS2), 제1 및 제2 스윙 신호들(SS1, SS2) 및 제1 및 제2 출력 신호들(OUT1, OUT2)에 대한 시뮬레이션 결과를 각각 나타낸다. 도 3의 전압 제어 발진기(200)는 GHz 대역의 고속 동작을 하기 때문에, 도 8a 내지 도 8c에서 상승 에지 및 하강 에지는 수직선이 아닌 비스듬한 사선의 형태로 도시된다.
도 8a를 참조하면, 제1 및 제2 발진 신호들(OS1, OS2)은 약 50:50의 듀티비를 가지나, 스윙의 범위가 제한적이다. 도 8b를 참조하면, 제1 및 제2 스윙 신호들(SS1, SS2)은 스윙의 범위가 제1 및 제2 발진 신호들(OS1, OS2)에 비해 증가하였으나, 리미터부(220)에 의한 듀티비 왜곡 때문에 약 53:47의 듀티비를 가진다. 도 8c를 참조하면, 상술한 바와 같은 위상 보간 동작이 수행되기 때문에, 제1 및 제2 출력 신호들(OUT1, OUT2)은 스윙의 범위가 증가하며 약 50:50의 듀티비를 가진다.
도 9는 도 3의 전압 제어 발진기에 포함되는 인터폴레이션부의 다른 예를 나타내는 블록도이다.
도 9를 참조하면, 인터폴레이션부(230b)는 제1 인버터(INV1), 제2 인버터(INV2), 제1 래치부(232), 제3 인버터(INV3), 제4 인버터(INV4), 제2 래치부(234), 제5 인버터(INV5) 및 제6 인버터(INV6)를 포함할 수 있다.
제2 래치부(234), 제5 인버터(INV5) 및 제6 인버터(INV6)를 더 포함하는 것을 제외하면, 도 9의 인터폴레이션부(230b)는 도 6의 인터폴레이션부(230a)와 실질적으로 동일한 구성을 가질 수 있다. 따라서, 제1 인버터(INV1), 제2 인버터(INV2), 제1 래치부(232), 제3 인버터(INV3) 및 제4 인버터(INV4)에 대한 중복되는 설명은 생략하도록 한다.
제2 래치부(234)는 제3 인버터(INV3)의 출력 단자와 제4 인버터(INV4)의 출력 단자 사이에 연결되며, 상기 위상 보간 동작을 수행할 수 있다. 제2 래치부(234)는 크로스-커플드 인버터들(INVL3, INVL4)을 포함하여 구현될 수 있다. 제3 내부 인버터(INVL3)는 상기 제3 인버터(INV3)의 출력 단자와 연결되는 입력 단자 및 상기 제4 인버터(INV4)의 출력 단자와 연결되는 출력 단자를 포함할 수 있다. 제4 내부 인버터(INVL4)는 상기 제3 인버터(INV3)의 출력 단자와 연결되는 출력 단자 및 상기 제4 인버터(INV4)의 출력 단자와 연결되는 입력 단자를 포함할 수 있다.
제5 인버터(INV5)는 상기 제3 인버터(INV3)의 출력 단자(즉, 제3 중간 노드(NIP3))와 연결되는 입력 단자를 포함할 수 있다. 제6 인버터(INV6)는 상기 제4 인버터(INV4)의 출력 단자(즉, 제4 중간 노드(NIP4))와 연결되는 입력 단자를 포함할 수 있다. 제5 인버터(INV5)는 상기 제3 인버터(INV3)의 출력을 반전하여 제1 출력 신호(OUT1)를 제공하고, 제6 인버터(INV6)는 상기 제4 인버터(INV4)의 출력을 반전하여 제2 출력 신호(OUT2)를 제공할 수 있다.
도 7에 도시된 것과는 다르게, 제1 및 제2 스윙 신호들(SS1, SS2)은 논리 하이 구간이 상대적으로 긴 듀티비를 가질 수 있다. 이 경우, 제1 중간 전압(VIP1) 및 제2 중간 전압(VIP2)은 서로 오버랩되지 않을 수 있고, 제1 래치부(232)는 상기 위상 보간 동작을 정상적으로 수행하지 못할 수 있다. 도 9의 인터폴레이션부(230b)는 제2 래치부(234)를 더 포함하여, 상기와 같이 제1 래치부(232)가 상기 위상 보간 동작을 정상적으로 수행하지 못하더라도 제2 래치부(234)가 상기 위상 보간 동작을 정상적으로 수행하도록 함으로써, 전압 제어 발진기(200)의 동작 안정성을 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 위상 고정 루프를 나타내는 블록도이다.
도 10을 참조하면, 위상 고정 루프(300)는 위상 주파수 검출기(310), 차지 펌프(320), 루프 필터(330), 전압 제어 발진기(340) 및 분주기(350)를 포함한다.
위상 주파수 검출기(310)는 입력 신호(FIN)와 피드백 입력 신호(FFEEDI)의 위상차를 검출하여 업 신호(UP) 및 다운 신호(DN)를 발생한다. 입력 신호(FIN)는 크리스탈(crystal) 등을 이용하여 생성되어 고정된 주파수를 가지므로, 입력 신호(FIN)의 주파수는 피드백 입력 신호(FFEEDI)의 주파수에 대한 기준 주파수로서 사용된다. 예를 들어, 피드백 입력 신호(FFEEDI)의 위상이 입력 신호(FIN)의 위상보다 늦는(lead) 경우에 업 신호(UP)가 활성화되고, 피드백 입력 신호(FFEEDI)의 위상이 입력 신호(FIN)의 위상보다 앞서는(lead) 경우에 다운 신호(DN)가 활성화될 수 있다.
차지 펌프(320)는 업 신호(UP) 및 다운 신호(DN)에 기초하여 소정의 전류를 루프 필터(330)에 제공한다. 루프 필터(330)는 상기 소정의 전류에 기초하여 발진 제어 신호(OCS)를 생성하고 이를 일정하게 유지시킨다. 전압 제어 발진기(340)는 발진 제어 신호(OCS)에 상응하는 위상 및 주파수를 가지는 출력 신호(FOUT)를 발생한다. 분주기(350)는 출력 신호(FOUT)를 분주하여 피드백 입력 신호(FFEEDI)를 발생한다. 분주기(350)는 피드백 입력 신호(FFEEDI)를 위상 주파수 검출기(310)에 제공함으로써, 입력 신호(FIN) 및 피드백 입력 신호(FFEEDI)의 위상 및 주파수가 일치될 때까지 반복적으로 위상 및 주파수 검출 동작을 수행시킬 수 있다. 위상 고정 루프(300)는 상기와 같은 반복적인 위상 및 주파수 검출 동작 및 보정 동작을 통하여 일정하게 유지되는(즉, 고정(locked)된) 주파수를 가지는 출력 신호(FOUT)를 발생할 수 있다.
일 실시예에서, 전압 제어 발진기(340)는 도 3의 전압 제어 발진기(200)일 수 있다. 즉, 전압 제어 발진기(340)는 발진 제어 신호(OCS)에 상응하는 주파수를 가지는 제1 및 제2 발진 신호들(OS1, OS2)을 발생하는 발진 신호 생성부(342), 제1 및 제2 발진 신호들(OS1, OS2)과 제1 및 제2 바이어스 전압들(VBIAS1, VBIAS2)에 기초하여 제1 전압과 제2 전압 사이를 스윙하는 제1 및 제2 스윙 신호들(SS1, SS2)을 발생하는 리미터부(344), 및 제1 및 제2 스윙 신호들(SS1, SS2)의 듀티비를 보정하여 제1 및 제2 출력 신호들(OUT1, OUT2)을 발생하는 인터폴레이션부(346)를 포함할 수 있다. 제1 및 제2 출력 신호들(OUT1, OUT2)의 듀티비는 약 50:50이며, 전압 제어 발진기(340)는 제1 및 제2 출력 신호들(OUT1, OUT2) 중 하나를 출력 신호(FOUT)로서 제공할 수 있다.
ARM(Advanced RISC Machine) 코어와 같은, 클럭 신호의 상승 및 하강 에지 모두에서 데이터를 처리하는 DDR(double data rate) 방식의 프로세서 및/또는 시스템에서, 프로세서 및/또는 시스템의 성능을 향상시키기 위하여 클럭 신호의 듀티비를 50:50으로 유지하는 것이 중요하다. 일반적으로 프로세서 및/또는 시스템은 클럭 신호를 발생하는 위상 고정 루프를 포함하며, 상기 위상 고정 루프는 외부의 듀티 사이클 보정 회로를 이용하는 제1 보정 방식 및 내부의 보정 회로를 이용하는 제2 보정 방식 중 하나를 통하여 상기 클럭 신호의 듀티비를 조절한다. 상기 제1 보정 방식의 위상 고정 루프는 폐루프(closed-loop) 구조를 가지므로, 상대적으로 크기가 크고 PVT 변화의 영향을 많이 받으며 동작 주파수 영역이 존재하는 문제가 있었다. 상기 제2 보정 방식의 위상 고정 루프는 개방루프(open-loop) 구조를 가지므로, 상대적으로 크기가 작고 PVT 변화의 영향이 적어 널리 이용되었다.
한편, 종래의 상기 제2 보정 방식의 위상 고정 루프는, 약 50:50의 듀티비를 가지는 출력 신호를 발생하기 위하여 전압 제어 발진기의 후단에 배치되어 출력 버퍼의 역할을 하는 플립플롭을 포함하였다. 즉, 전압 제어 발진기는 출력 신호의 목표 주파수보다 약 2배의 주파수를 가지는 신호를 발생하고, 플립플롭은 상기 전압 제어 발진기의 출력을 1/2로 분주함으로써, 상기 출력 신호의 듀티비를 약 50:50으로 유지하였다. 하지만 이 경우, 전압 제어 발진기의 전력 소모가 크고 플립플롭의 분주 동작에 따른 듀티비의 열화가 발생한다는 문제가 있었다.
본 발명의 일 실시예에 따른 위상 고정 루프(300)는 도 3의 전압 제어 발진기(200)와 실질적으로 동일한 구조의 전압 제어 발진기(340)를 포함하여 구현됨으로써, 전압 제어 발진기(340)가 출력 신호(FOUT)의 목표 주파수와 동일한 주파수를 가지는 신호를 발생하더라도 약 50:50의 듀티비를 가지는 출력 신호(FOUT)를 효율적으로 발생할 수 있다. 따라서, 위상 고정 루프(300)는 소형화되고 전력 소모가 감소되며 동작 성능이 향상될 수 있다.
도 11은 본 발명의 일 실시예에 따른 위상 고정 루프를 포함하는 집적 회로를 나타내는 블록도이다.
도 11을 참조하면, 집적 회로(400)는 위상 고정 루프(410) 및 내부 회로(420)를 포함한다.
위상 고정 루프(410)는 입력 신호(FIN)에 기초하여 고정된 위상 및 주파수를 가지는 출력 신호(FOUT)를 발생한다. 위상 고정 루프(410)는 도 10의 위상 고정 루프(300)일 수 있다.
내부 회로(420)는 출력 신호(FOUT)에 기초하여 미리 정해진 동작을 수행한다. 즉, 출력 신호(FOUT)는 내부 회로(420)를 구동시키는 클럭 신호로 사용될 수 있다. 내부 회로(420)는 검출 회로, 제어 회로, 구동 회로, 증폭 회로, 변환 회로, 퓨즈 회로 등과 같은 임의의 회로들 중 적어도 하나를 포함하여 구현될 수 있다.
일 실시예에서, 집적 회로(400)는 모바일 SoC(mobile system on chip), AP(application processor) SoC, 멀티미디어(multimedia) SoC 등과 같은 다양한 형태의 SoC들, 스마트 카드, DTV(digital TV), 프린터, 캠코더, 이미지 장치 등과 같은 다양한 애플리케이션에 적용될 수 있다.
도 12는 본 발명의 일 실시예에 따른 위상 고정 루프를 포함하는 송신기를 나타내는 블록도이다.
도 12를 참조하면, 송신기(500)는 데이터 처리 회로(510), 주파수 합성기(520) 및 증폭기(530)를 포함한다. 송신기(500)는 예를 들어 폴라 송신기(polar transmitter)의 형태로 구현될 수 있다.
데이터 처리 회로(510)는 동상 신호(I)와 직교 신호(Q)로 구성되는 기저 대역 데이터(BASEBAND)를 처리하여 진폭 신호(A)와 위상 신호(P)로 분리한다. 일 실시예에서, 데이터 처리 회로(510)는 CORDIC(Coordinate Rotational Digital Computer)로 구현될 수 있으며, 좌표계상에서 I 신호축과 Q 신호축에 대한 좌표 성분으로 표시된 기저대역 데이터(BASEBAND)를 위상 성분(즉, 위상 신호(P))과 진폭 성분(즉, 진폭 신호(A))으로 변환할 수 있다.
주파수 합성기(520)는 입력 신호(FIN)와 위상 신호(P)에 기초하여 출력 신호(FOUT)를 생성한다. 즉, 주파수 합성기(520)는 위상 신호(P)에 기초하여 입력 신호(FIN)로부터 출력 신호(FOUT)를 생성한다. 일 실시예에서, 주파수 합성기(520)는 입력 신호(FIN)와 위상 신호(P)를 합산하는 가산기 및 상기 합산된 신호에 기초하여 출력 신호(FOUT)를 생성하는 위상 고정 루프를 포함하여 구현될 수 있다. 상기 위상 고정 루프는 도 10의 위상 고정 루프(300)일 수 있다.
증폭기(530)는 출력 신호(FOUT)와 진폭 신호(A)를 합성하여 송신 신호(TS)를 출력한다. 즉, 증폭기(530)는 출력 신호(FOUT)를 수신하고 진폭 신호(A)에 부합하는 출력 레벨을 갖는 전송 신호(TS), 즉 반송파를 출력한다.
도 13은 본 발명의 일 실시예에 따른 위상 고정 루프를 포함하는 메모리 장치를 나타내는 블록도이다.
도 13을 참조하면, 메모리 장치(600)는 위상 동기 루프(610), 메모리 코어(620) 및 데이터 출력 버퍼(630)를 포함한다.
메모리 장치(600)는 예를 들어 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치들 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치들 중 하나일 수 있으며, 특히 DDR SDRAM 또는 GDDR SDRAM일 수 있다.
위상 고정 루프(610)는 입력 신호(FIN)에 기초하여 고정된 위상 및 주파수를 가지는 출력 신호(FOUT)를 발생한다. 출력 신호(FOUT)는 메모리 장치(600)를 구동시키는 클럭 신호로 사용될 수 있다. 위상 고정 루프(610)는 도 10의 위상 고정 루프(300)일 수 있다.
메모리 코어(620)는 출력 신호(FOUT), 즉 클럭 신호에 기초하여 동작할 수 있다. 메모리 코어(620)는 데이터 입력 버퍼(미도시)로부터 제공된 기입 데이터를 저장하고, 독출 데이터(DATA)를 생성하여 데이터 출력 버퍼(630)에 제공한다. 도시하지는 않았지만, 메모리 코어(620)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 어드레스 신호에 기초하여 상기 메모리 셀 어레이의 워드 라인 및 비트 라인을 선택하는 로우 디코더 및 컬럼 디코더, 및 선택된 메모리 셀들에 저장된 데이터를 감지하여 독출 데이터(DATA)를 생성하는 감지 증폭기를 포함할 수 있다.
데이터 출력 버퍼(630)는 출력 신호(FOUT), 즉 클럭 신호에 응답하여 독출 데이터(DATA)를 출력 데이터(DOUT)로서 출력한다. 출력 데이터(DOUT)는 상기 클럭 신호에 동기하여 출력되고, 예를 들어 메모리 컨트롤러와 같은 외부 장치에 제공될 수 있다.
도 14는 도 13의 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 14를 참조하면, 시스템(700)은 프로세서(710), 메모리 장치(720), 사용자 인터페이스(730), 저장 장치(740), 입출력 장치(750) 및 전원 장치(760)를 포함할 수 있다.
프로세서(710)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라서, 프로세서(710)는 마이크로프로세서(microprocessor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(710)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(720), 사용자 인터페이스(730), 저장 장치(740) 및 입출력 장치(750)에 연결되어 통신을 수행할 수 있다. 실시예에 따라서, 프로세서(710)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
한편, 프로세서(710)는 싱글 코어(single core) 또는 멀티 코어(multi core)의 형태로 구현될 수 있다. 예를 들어, ARM 코어 프로세서는 약 1GHz 미만의 시스템 클럭을 이용하여 동작하는 경우에 싱글 코어의 형태로 구현될 수 있고, 약 1GHz 이상의 시스템 클럭을 이용하여 고속으로 동작하는 차세대 프로세서의 경우에 멀티 코어의 형태로 구현될 수 있다. 또한, 상기와 같은 차세대 ARM 코어 프로세서는 AXI(Advanced eXtensible Interface) 버스를 통하여 주변 장치들과 통신을 수행할 수 있다.
메모리 장치(720)는 시스템(700)의 동작에 필요한 데이터를 저장할 수 있으며, 도 13의 메모리 장치(600)일 수 있다. 즉, 메모리 장치(720)는 도 10의 위상 고정 루프(300)를 포함하여 구현될 수 있다.
사용자 인터페이스(730)는 사용자가 시스템(700)을 동작시키는데 필요한 다양한 수단을 포함할 수 있다. 저장 장치(740)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive) 및 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(750)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(760)는 시스템(700)의 동작에 필요한 동작 전압을 공급할 수 있다.
도시되지는 않았지만, 시스템(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 또한 시스템(700)은 베이스밴드 칩셋(baseband chipset), 응용 칩셋(application chip set) 및 이미지 센서 등을 더 포함할 수 있다. 한편, 시스템(700)은 임의의 컴퓨팅 시스템으로 해석되어야 할 것이다.
본 발명은 위상 및 주파수가 고정된 출력 신호(예를 들어, 클럭 신호)를 필요로 하는 임의의 집적 회로, 송신기 및 반도체 장치 등과 이를 포함하는 전자 기기 및 전자 시스템에 유용하게 이용될 수 있다. 특히 본 발명은 모바일 SoC(mobile system on chip), AP(application processor) SoC, 멀티미디어(multimedia) SoC, 스마트 카드, DTV(digital TV), 프린터, 캠코더, 이미지 장치 등과 같은 다양한 애플리케이션에 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 입력 신호 및 제1 바이어스 전압에 기초하여 제1 구동 제어 신호를 발생하는 제1 제어부;
    상기 입력 신호 및 제2 바이어스 전압에 기초하여 제2 구동 제어 신호를 발생하는 제2 제어부; 및
    상기 제1 구동 제어 신호 및 상기 제2 구동 제어 신호에 기초하여 제1 전압과 제2 전압 사이를 스윙하는 출력 신호를 발생하는 구동부를 포함하는 리미터 회로.
  2. 제 1 항에 있어서, 상기 제1 제어부는,
    상기 입력 신호의 DC 성분을 제거하여 제1 AC 신호를 발생하고, 상기 제1 AC 신호와 상기 제1 바이어스 전압을 합산하여 상기 제1 구동 제어 신호를 발생하는 것을 특징으로 하는 리미터 회로.
  3. 제 2 항에 있어서, 상기 제2 제어부는,
    상기 입력 신호의 DC 성분을 제거하여 제2 AC 신호를 발생하고, 상기 제2 AC 신호와 상기 제2 바이어스 전압을 합산하여 상기 제2 구동 제어 신호를 발생하는 것을 특징으로 하는 리미터 회로.
  4. 제 1 항에 있어서, 상기 제1 제어부는,
    상기 입력 신호가 인가되는 제1 단 및 상기 제1 구동 제어 신호를 출력하는 제1 노드와 연결되는 제2 단을 구비하는 제1 커패시터; 및
    상기 제1 바이어스 전압이 인가되는 제1 단 및 상기 제1 노드와 연결되는 제2 단을 구비하는 제1 저항을 포함하는 것을 특징으로 하는 리미터 회로.
  5. 제 4 항에 있어서, 상기 제2 제어부는,
    상기 입력 신호가 인가되는 제1 단 및 상기 제2 구동 제어 신호를 출력하는 제2 노드와 연결되는 제2 단을 구비하는 제2 커패시터; 및
    상기 제2 바이어스 전압이 인가되는 제1 단 및 상기 제2 노드와 연결되는 제2 단을 구비하는 제2 저항을 포함하는 것을 특징으로 하는 리미터 회로.
  6. 제 1 항에 있어서, 상기 구동부는,
    상기 제1 전압과 연결되는 제1 단자, 상기 제1 구동 제어 신호가 인가되는 게이트 단자, 및 상기 출력 신호를 제공하는 출력 노드와 연결되는 제2 단자를 포함하는 풀업 트랜지스터; 및
    상기 출력 노드와 연결되는 제1 단자, 상기 제2 구동 제어 신호가 인가되는 게이트 단자, 및 상기 제2 전압과 연결되는 제2 단자를 포함하는 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 리미터 회로.
  7. 발진 제어 신호에 상응하는 주파수를 가지는 차동 형태의 제1 발진 신호 및 제2 발진 신호를 발생하는 발진 신호 생성부;
    상기 제1 발진 신호, 상기 제2 발진 신호, 제1 바이어스 전압 및 제2 바이어스 전압에 기초하여 제1 전압과 제2 전압 사이를 스윙하는 차동 형태의 제1 스윙 신호 및 제2 스윙 신호를 발생하는 리미터부; 및
    상기 제1 스윙 신호 및 상기 제2 스윙 신호의 듀티비를 보정하여 차동 형태의 제1 출력 신호 및 제2 출력 신호를 발생하는 인터폴레이션부를 포함하는 전압 제어 발진기.
  8. 제 7 항에 있어서, 상기 제1 출력 신호 및 상기 제2 출력 신호의 듀티비는 50:50인 것을 특징으로 하는 전압 제어 발진기.
  9. 제 7 항에 있어서, 상기 리미터부는,
    상기 제1 발진 신호, 상기 제1 바이어스 전압 및 상기 제2 바이어스 전압에 기초하여 제1 구동 제어 신호 및 제2 구동 제어 신호를 발생하고, 상기 제1 구동 제어 신호 및 상기 제2 구동 제어 신호에 기초하여 상기 제1 스윙 신호를 발생하는 제1 리미터 회로; 및
    상기 제2 발진 신호, 상기 제1 바이어스 전압 및 상기 제2 바이어스 전압에 기초하여 제3 구동 제어 신호 및 제4 구동 제어 신호를 발생하고, 상기 제3 구동 제어 신호 및 상기 제4 구동 제어 신호에 기초하여 상기 제2 스윙 신호를 발생하는 제2 리미터 회로를 포함하는 것을 특징으로 하는 전압 제어 발진기.
  10. 제 7 항에 있어서, 상기 인터폴레이션부는,
    상기 제1 스윙 신호와 상기 제2 스윙 신호를 위상 보간에 의해 병합하여 상기 제1 출력 신호 및 상기 제2 출력 신호를 발생하는 것을 특징으로 하는 전압 제어 발진기.
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