JP3796908B2 - 位相ロック検査回路、およびこれを備えたクロック生成装置 - Google Patents
位相ロック検査回路、およびこれを備えたクロック生成装置 Download PDFInfo
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Description
【発明の属する技術分野】
この発明は、PLL回路の位相ロック状態を検査するために用いられる位相ロック検査回路、およびこれを備えたクロック生成装置に関する。
【0002】
【従来の技術】
液晶表示装置や画像スキャンコンバータなどの画像処理装置においては、コンピュータ等から入力された画像信号を処理するために、画像解像度(画素数)に対応したドットクロック信号がPLL回路を用いて生成されている。図13は、ドットクロック信号を生成するためのPLL回路の例を示すブロック図である。PLL回路1000は、一般的には、位相周波数検出器(PFD)110と、ローパスフィルタ(LPF)(ループフィルタとも呼ぶ)120と、電圧制御発振器(VCO)130と、分周器140とを備えている。位相周波数検出器110は、入力端子REFに入力された基準信号HREFと、帰還入力端子FBに入力された帰還信号RETとのエッジの位相差に応じた位相差信号を出力する。位相周波数検出器110の出力信号は、ローパスフィルタ120を介して制御電圧として電圧制御発振器130に与えられる。電圧制御発振器130は、与えられた制御電圧に応じた周波数で発振し、その出力は、ドットクロック信号DCLKとして出力されるとともに、分周器140に入力される。分周器140は、設定された逓倍数Nでドットクロック信号DCLKを分周し、帰還信号RETとして出力する。PLL回路1000は、基準信号HREFと帰還信号RETとが同位相かつ同周波数となるように動作する。これにより、ドットクロック信号DCLKは、基準信号HREFのN倍の周波数を有し、かつ、基準信号HREFと位相が一致した信号となる。
【0003】
【発明が解決しようとする課題】
PLL回路1000において、正しいドットクロック信号DCLKが生成されているか、すなわち、基準入力信号HREFと帰還信号HRETとの位相が一致した状態(位相ロック状態)にあるか否かを検出したい場合がある。
【0004】
PLL回路の位相ロック状態の検出回路としては、例えば、特開平6−6213号公報に記載された回路がある。この回路では、基準入力信号の立ち下がりエッジにおいて、基準入力信号と帰還信号(比較信号)との論理演算を行うことによって、位相ロック状態の有無を検出している。従来は、このように、基準入力信号のエッジにおいて、位相ロック状態の有無を確認していた。
【0005】
ところで、現実の回路では、各信号にジッタ(位相のゆらぎ)がひんぱんに生じている。通常は、ジッタによって基準入力信号と帰還信号の位相に多少のずれが生じても、正常な位相ロック状態であるとして許容できる場合が多い。しかし、従来のように、基準入力信号のエッジで位相ロック状態を検出すると、多少のジッタのためにいそうロック状態と位相アンロック状態とがひんぱんに切り換わるような不安定な検出動作になってしまうという問題があった。
【0006】
この発明は、従来技術における上述の課題を解決するためになされたものであり、信号に多少のジッタが存在していても、PLL回路の位相ロック状態を安定して検査することのできる技術を提供することを目的とする。
【0007】
【課題を解決するための手段およびその作用・効果】
上述の課題を解決するため、本発明の位相ロック検査回路は、
水平同期信号に同期したクロック信号を生成するために用いられる、位相検出器と、ループフィルタと、電圧制御発振器と、分周器とを備えたPLL回路の位相ロック状態を検査する位相ロック検査回路であって、
前記位相検出器に入力される前記水平同期信号の所定のエッジから遅れた所定の検査タイミングを設定するタイミング設定回路と、
前記所定の検査タイミングにおいて前記位相検出器への帰還信号が所定のレベルにあるか否かを検出するレベル検出回路と、
を備え、
前記レベル検出回路は、前記水平同期信号に対応した垂直同期信号が所定のレベルである第1の期間を少なくとも含む所定の第2の期間内では、前記帰還信号が所定のレベルにあるか否かの検出を停止することを特徴とする。
【0008】
PLL回路が位相ロック状態にある場合には、水平同期信号の所定のエッジから遅れた所定の検査タイミングにおいて、帰還信号は常に所定のレベルにあるように動作する。したがって、上記の回路では、信号のジッタに係わらずPLL回路が位相ロック状態にあるか否かを安定して検査することができる。また、例えば、第2の期間内において水平同期信号の周期が一定でなく、このために、位相ロック検査回路の検査の結果が不安定となるような場合に、その検査を停止することができる。これにより、位相ロック検査回路によって位相ロック状態の安定な検出が可能である。
【0009】
なお、位相検出器は、少なくとも水平同期信号と帰還信号との位相差を検出する回路であり、位相差および周波数差を検出する位相周波数検出器なども含むものである。
【0010】
上記位相ロック検査回路において、
前記タイミング設定回路は、前記水平同期信号の前記所定のエッジ以降に発生する前記クロック信号の所定の位置のエッジによって前記所定の検査タイミングを決定することが好ましい。
【0011】
このようにすれば、水平同期信号の所定のエッジのタイミングからクロック信号の所定のエッジのタイミングまでの間隔の精度で位相ロック状態を検出することができる。
【0012】
また、上記位相ロック検査回路において、
前記タイミング設定回路は、前記水平同期信号の前記所定のエッジを所定量だけ遅延させたエッジによって前記所定の検査タイミングを決定することも好ましい。
【0013】
このようにしても、水平同期信号の所定のエッジのタイミングから水平同期信号の所定のエッジを所定量だけ遅延させたエッジのタイミングまでの間隔の精度で位相ロック状態を検出することができる。
【0016】
本発明のクロック生成装置は、
水平同期信号に同期したクロック信号を生成するためのクロック生成装置であって、
位相検出器と、ループフィルタと、電圧制御発振器と、分周器とを備えたPLL回路と、
前記位相検出器に入力される前記水平同期信号の所定のエッジから遅れた所定の検査タイミングを設定するタイミング設定回路と、
前記所定の検査タイミングにおいて前記位相検出器への帰還信号が所定のレベルにあるか否かを検出するレベル検出回路と、
少なくとも前記電圧制御発振器の伝達特性を、予め設定された複数の特性の中の1つに切り換える切換手段と、
を備え、
前記切換手段は、前記レベル検出回路で検出されたレベルに応じて、前記所定の検査タイミングで前記帰還信号が前記所定のレベルとなるように、前記伝達特性を切り換え、
前記レベル検出回路は、前記水平同期信号に対応した垂直同期信号が所定のレベルである第1の期間を少なくとも含む所定の第2の期間内では、前記帰還信号が所定のレベルにあるか否かの検出を停止することを特徴とする。
【0017】
上記のようにすれば、PLL回路が位相ロック状態となるように伝達特性を調整することができる。また、信号のジッタに係わらずPLL回路が位相ロック状態にあるか否かを安定して検査することができる。また、例えば、第2の期間内において水平同期信号の周期が一定でなく、このために、位相ロック検査回路の検査の結果が不安定となるような場合に、その検査を停止することができる。これにより、位相ロック検査回路によって位相ロック状態の安定な検出が可能である。
【0018】
【発明の実施の形態】
A.第1実施例:
以下、本発明の実施の形態について図面を用いて説明する。図1は、本発明の第1実施例としての位相ロック検査回路40を備えたクロック生成回路100を示すブロック図である。クロック生成回路100は、PLL回路20と、位相ロック検査回路(PLD)40とを備えている。PLL回路20は、位相周波数検出器(PFD)21と、ローパスフィルタ(LPF)22と、電圧制御発振器(VCO)23と、分周器24とを備えている。クロック生成回路100は、位相周波数検出器21の入力端子REFに入力された基準信号HREFと、帰還入力端子FBに入力された帰還信号RETとが同位相かつ同周波数となるように動作する。ここで、同位相とは、例えば、基準入力信号HREFの立ち上がりエッジと帰還信号HRETの立ち上がりエッジとの位相がほぼ等しことをいう。以下、説明を容易にするため、基準入力信号HREFの立ち上がりエッジと帰還信号HRETの立ち上がりエッジとの位相がほぼ等しくなることを前提に説明する。これにより、クロック生成回路100は、基準信号HREFのN倍の周波数を有し、かつ、基準信号HREFと位相がほぼ一致したドットクロック信号DCLKを生成する。なお、分周器24の逓倍数Nは、CPU30からの制御信号DSPCによって設定される。電圧制御発振器23の発振範囲およびVCOゲインの設定(後述する)も、CPU30からの制御信号DVCOCによって実行される。
【0019】
位相ロック検査回路40は、以下に説明する機能により、クロック生成回路100の位相ロック状態を検査して、その結果を位相ロック検査信号PLLFLGとして出力する。CPU30は、位相ロック検査信号PLLFLGに基づいて位相ロック状態を判定する。
【0020】
位相ロック検査回路40は、3つのフリップフロップ回路(以下、FF回路と呼ぶ)41,42,43と、AND回路44とを備えている。第1のFF回路41のデータ入力端子D1には基準入力信号HREFが入力され、その出力端子Q1は、第2のFF回路42のデータ入力端子D2と、AND回路44の正論理入力端子A1とに接続されている。第2のFF回路42の出力端子Q2は、AND回路44の負論理入力端子A2に接続されている。ここで、正論理は、”1”を真、”0”を偽と扱う論理をいい、負論理はその逆をいう。第3のFF回路43のデータ入力端子D3にはPLL回路20の帰還信号HREFが入力されており、イネーブル端子E3にはAND回路44の出力端子A0が接続されている。3つのFF回路41,42,43のクロック入力端子CK1,CK2,CK3には、PLL回路20で生成されたドットクロック信号DCLKが入力されている。第1と第2のFF回路41,42は、ドットクロック信号DCLKの負論理のエッジ(立ち下がりエッジ)のタイミングで動作する。一方、第3のFF回路43は、イネーブル端子E3がハイレベルの期間においてのみ、ドットクロック信号DCLKの正論理のエッジ(立ち上がりエッジ)のタイミングで動作する。第3のFF回路の出力端子Q3の出力が位相ロック検査信号PLLFLGとなる。
【0021】
図2と図3は、位相ロック検査回路40の動作を示すタイミングチャートである。図2は、PLL回路20が位相アンロック状態の場合における位相ロック検査回路40の動作を示し、図3は位相ロック状態の場合における位相ロック検査回路40の動作を示している。
【0022】
図2(d)は、第1のFF回路41の出力信号41Qを示している。この出力信号41Qは、ドットクロック信号DCLKの立ち下がりエッジのタイミングにおける基準入力信号HREFのレベルを保持している。さらに、図2(e)に示す第2のFF回路42の出力信号42Qは、第1のFF回路41の出力信号41Qをドットクロック信号DCLKの1周期分遅延させた信号である。そして、AND回路44は、第1のFF回路41の出力信号41Qと、第2のFF回路42の出力信号42Qの反転信号との論理積をとって検査期間信号LTFLG(図2(f))を生成する。検査期間信号LTFLGは、信号41Qがハイレベル(論理値”1”)期間でかつ信号42Qがロウレベル(論理値”0”)期間となる期間においてハイレベルとなる。このようにして、第1と第2のFF回路41,42およびAND回路44の機能によって、検査期間信号LTFLGがハイレベルとなる位相ロック検査期間TEN1が得られる。すなわち、位相ロック検査期間TEN1は、基準入力信号HREFの立ち上がりエッジタイミングHREF1以降のドットクロック信号DCLKの最初の立ち下がりエッジタイミングDCLK1から次の立ち下がりエッジタイミングDCLK3までの期間である。なお、位相ロック検査期間TEN1を示す信号LTFLGの生成までの動作は、図3の位相ロック状態の場合も図2の位相アンロック状態の場合と同じである。
【0023】
第3のFF回路43は、位相ロック検査期間TEN1においてのみ動作可能となり、ドットクロック信号DCLKの立ち上がりエッジタイミングDCLK2で帰還信号HRETの信号レベルをラッチして、その結果を出力端子Q3から位相ロック検査信号PLLFLG(図2(g))として出力する。位相ロック検査信号PLLFLGの出力レベルは、次の位相ロック検査期間TEN1において、次の帰還信号HRETの信号レベルがラッチされて出力されるまで保持される。
【0024】
PLL回路20の位相がアンロック状態である場合には、図2(a),(f),(g)に示すように、位相ロック検査期間TEN1における帰還信号HRETの論理レベルがロウ(”L”)であるため、位相ロック検査信号PLLFLGはロウレベルとなる。一方、図3(a),(f),(g)に示すように、基準入力信号HREFと帰還信号HRETとの位相がほぼ一致し、PLL回路20の位相がロック状態にある場合には、位相ロック検査期間TEN1における帰還信号HRETの論理レベルがハイ(”H”)であるため、位相ロック検査信号PLLFLGはハイレベルとなる。したがって、位相ロック検査回路40は、PLL回路20の位相がロック状態にある場合には位相ロック検査信号PLLFLGとしてハイレベルを出力し、アンロック状態にある場合にはロウレベルを出力して、位相ロック状態を検出することができる。
【0025】
通常、基準入力信号HREFの立ち上がりエッジタイミングに対する帰還信号HRETの立ち上がりエッジタイミングには、ジッタが発生している。したがって、基準入力信号HREFの立ち上がりエッジと帰還信号HRETの立ち上がりエッジどうしのずれを検出するような方式による位相ロック検査回路の場合には、このジッタに影響されて誤動作する場合がある。この位相ロック検査回路40は、上述のように、基準入力信号HREFの立ち上がりエッジタイミング以降の所定の位相ロック検査期間TEN1におけるドットクロックDCLKの立ち上がりエッジタイミングDCLK2において帰還信号HRETがハイレベルにあるか否かを取得することで位相ロック状態にあるか否かを検査する。したがって、上記帰還信号HRETのジッタの影響を受けることなく精度よく位相ロック状態を検査することができる。
【0026】
次に、上述の位相ロック検査回路40から出力された位相ロック検査信号PLLFLGを用いて、PLL回路20の電圧制御発振器23の発振範囲およびVCOゲインKVCOの設定を行う手順について説明する。
【0027】
図4は、電圧制御発振器23の発振範囲とそのゲインとの関係の一例を示す説明図である。電圧制御発振器23は、通常、複数の発振範囲が設定可能で、設定された発振範囲に対応して固有の伝達特性KVCOが決定される。なお、電圧制御発振器の伝達特性KVCOとは、入力制御電圧の変化に対する出力発振周波数の変化、すなわち、ゲイン(VCOゲイン)を意味する。図4は、7段階の発振範囲(設定値1〜設定値7)とそれぞれのVCOゲインを示している。図に示すように、隣あう発振範囲同士は、互いに一部重なりあっている。例えば電圧制御発振器の発振周波数fvcoとして20MHzを得るためには、発振範囲を設定値1と設定値2のいずれに設定してもよい。通常は、発振周波数fvcoが、極力設定された発振範囲の中心となるような設定、すなわち設定値2を選択することが好ましい。ここで、PLL回路20が安定に動作してドットクロック信号DCLKを生成するためには、PLL回路20の閉ループの特性が安定であることが条件となる。閉ループの特性は、PLL回路20の各構成要素の伝達特性KD,KLPF,KVCOによって決定される。すなわち、閉ループの特性は電圧制御発振器23の伝達特性(VCOゲイン)KVCOのみでは決定されない。したがって、電圧制御発振器23の設定を設定値2ではなく、設定値1とした方が望ましい場合がある。
【0028】
また、画像信号には、複数の仕様(VGA,SVGA等)が存在しており、一つの画像処理装置において、これらの複数の画像信号の仕様の変化に対応して、発振周波数fvcoが25MHz〜150MHz程度の範囲のドットクロック信号DCLKを生成したい場合がある。
【0029】
従来、このような場合には、画像処理装置において対応する画像信号の仕様ごとの適切な発振範囲の設定およびゲインKVCOの設定を予め実際に確認して記憶しておき、各画像の処理時にそれぞれの仕様に対応する設定を行っていた。しかし、画像の高解像度化に伴って、画像の仕様が多様化しているため、全ての画像の仕様ごとに、予め適切な発振範囲の設定およびゲインKVCOの設定を求めて記憶しておくことは困難であるという問題があった。このような場合には、選択した設定において、PLL回路20が位相ロック状態にあるか否かを検出し、位相ロック可能な電圧制御発振器23の発振範囲の設定を選択することが望ましい。
【0030】
図5は、電圧制御発振器23の発振範囲およびVCOゲインの設定を行う制御ルーチンを示すフローチャートである。まず、CPU30は、ステップS200において、発振範囲およびVCOゲインの最大設定値である設定値7をパラメータVCOGainに設定する。次に、ステップS202において、パラメータVCOGainにセットされた設定値を電圧制御発振器23に設定する。これにより、PLL回路20は、位相がロック状態となるように位相および周波数の引き込み動作(PLL動作)を実行する。CPU30は、ステップS204において、PLL動作が安定するまで一定の期間ウエイト(待機)し、ステップS206において、位相ロック検査信号PLLFLGの論理レベルがハイ(”1”)すなわち位相がロック状態であるか、ロウ(”0”)すなわち位相がアンロック状態であるかを判定する。位相がロック状態であれば、現在の電圧制御発振器23の発振範囲およびVCOゲインKVCOの設定を維持して本制御を終了する。
【0031】
一方、ステップS206において、位相がアンロック状態であると判断された場合には、ステップS208において、現在のパラメータVCOGainの設定値から1を減じた値を新しいパラメータVCOGainとする。ステップS210において、新しいパラメータVCOGainの設定値が0であるか否かを判断し、設定値が0でなければ、ステップS202に戻って処理を繰り返す。設定値が0であれば、ステップS212において種々のエラー処理を行った後、ステップS200に戻って、再度制御を実行する。
【0032】
上記のように、位相ロック検査回路40による位相ロック検査信号PLLFLGを利用することにより、電圧制御発振器23の発振範囲およびVCOゲインの設定を自動的に行うことができる。
【0033】
なお、上記実施例の位相ロック検査回路40では、位相ロック検査期間TEN1を、基準入力信号HREFの立ち上がりエッジタイミング以降のドットクロック信号DCLKの最初の立ち下がりエッジタイミングDCLK1から次の立ち下がりエッジタイミングDCLK3までの期間として設定しているが、これに限られず、種々の信号タイミングから、位相ロック状態を検査するタイミングを含むような適切な位相ロック検査期間TEN1を設定すればよい。また、位相ロック検査回路は、上記位相ロック検査回路40に示す構成に限られるものではなく、基準入力信号HREFの所定のエッジから遅れた所定の検査タイミングにおいて帰還信号HRETが所定のレベルにあるか否かを検出できればよい。例えば、基準入力信号HREFの立ち上がりエッジタイミング以降に発生するドットクロックパルスの最初の立ち下がりエッジDCLK1(図2(c))で位相ロック状態を検査するようにしてもよい。この場合には、位相ロック検査期間TEN1も、この立ち下がりエッジDCLK1を含むように設定される。なお、位相ロック検査期間TEN1を表す信号は必ずしも必要ではなく、上述したような所定のタイミングで位相ロック状態を検査する回路を構成すればよい。上記基準入力信号の所定のエッジタイミングとは、帰還信号HRETのエッジタイミングとの位相をほぼ一致させる対象となるエッジタイミング(上記実施例では、立ち上がりエッジタイミングHREF1)をいう。
【0034】
B.第2実施例:
図6は、第2実施例としての位相ロック検査回路40Aのブロック図であり、図7および図8は、そのタイミングチャートを示す説明図である。位相ロック検査回路40Aは、FF回路45と遅延回路46を備えている。遅延回路46は基準入力信号HREFを遅延量TD1で遅延させた遅延信号HREFDを出力する。この遅延信号HREFDは、FF回路45のクロック入力端子CK4に入力されている。FF回路45の入力端子D4には帰還信号HRETが入力され、出力端子Q4の出力が位相ロック検査信号PLLFLGとなる。遅延回路46の遅延量TD1は、図7に示すように、位相ロック状態における基準入力信号HREFの立ち上がりエッジHREF1と帰還信号HRETの立ち上がり信号HRET1との許容される位相差TP1よりも大きな遅延量に設定されている。
【0035】
FF回路45は、遅延信号HREFDの立ち上がりエッジタイミングHREFD1(図7(d))における帰還信号HRETの論理レベルをラッチし、出力端子Q4から位相ロック検査信号PLLFLG(図7(e))として出力する。この動作は、図8に示すアンロック状態の場合も同じである。位相がロック状態である場合には、図7(b),(d),(e)に示すように、遅延信号HREFDの立ち上がりエッジタイミングHREFD1における帰還信号HRETがハイレベルであるため、位相ロック検査信号PLLFLGはハイレベルとなる。一方、位相がアンロック状態である場合には、図8(b),(d),(e)に示すように、遅延信号HREFDの立ち上がりエッジタイミングHREFD2における帰還信号HRETがロウレベルであるため、位相ロック検査信号PLLFLGはロウレベルとなる。したがって、本実施例による位相ロック検査回路40Aも、第1実施例としての位相ロック検査回路40と同様に、位相がロック状態である場合には位相ロック検査信号PLLFLGとしてハイレベルを出力し、アンロック状態である場合にはロウレベルを出力して、位相ロック状態を検出することができる。
【0036】
なお、第2実施例においては、位相がロック状態における帰還信号HRETの立ち上がりエッジタイミングHRET1が基準入力信号HREFの立ち上がりエッジタイミングHREF1よりも早い場合には、遅延回路46の遅延量TD1は省略可能である。
【0037】
C.第3実施例:
画像処理装置においては、PLL回路の基準入力信号HREFとして水平同期信号HSYNCが用いられることが一般的である。水平同期信号HSYNCは、垂直同期信号VSYNCの同期期間中においては、その周期が不安定となる場合がある。このような期間中には、PLL回路の動作も同様に不安定となるため、第1実施例や第2実施例の位相ロック検査回路40,40Aの検査結果も不安定となって誤動作の原因となる。このような場合に対応するため、垂直同期信号VSYNCの同期期間中は、位相ロック状態の検査を行わないようにすることが好ましい。
【0038】
図9は、第3実施例としての位相ロック検査回路40Bを示すブロック図である。位相ロック検査回路40Bは、図9に示すように、第1実施例の位相ロック検査回路40に、さらに、検査可能期間制御回路47と、AND回路48とを加えた構成を有している。検査可能期間制御回路47は、HREFカウンタ47aと検査可能期間発生回路47bとを備えている。第2のAND回路48には、第1のAND回路44の出力信号LTFLGと検査可能期間制御回路47の出力信号FLGENとが入力されている。AND回路48の出力信号LTFLGBは、FF回路43のイネーブル端子E3に入力されている。
【0039】
図10は、位相ロック検査回路40Bの動作を示すタイミングチャートである。HREFカウンタ47aは、図10に示すように、基準信号VREFの立ち下がりエッジタイミング(VREF1,VREF2…)毎にリセットされ、基準信号VREFの1周期の間隔内に発生する基準入力信号HREFをカウントして、そのカウント信号HCを検査可能期間発生回路47bに出力する。検査可能期間発生回路47bは、カウント信号HCによって与えられたカウント値に基づいて、検査可能期間の開始カウント値STのタイミングから終了カウント値ENDのタイミングまでの位相ロック検査可能期間TEN2に、ハイレベルの検査可能期間信号FLGENを発生する。なお、開始カウント値STおよび終了カウント値ENDは、CPU30から制御信号DCTLによって設定される。第2のAND回路48は、検査期間信号LTFLGを検査可能期間信号FLGENでゲートして、検査期間信号LTFLGBを出力する。したがって、検査可期間信号FLGENがハイレベルである位相ロック検査可能期間TEN2中にのみ、位相ロック状態の検査が行われる。第3のFF回路43は、第1実施例で説明したように、検査期間信号LTFLGBがハイレベルである位相ロック検査期間TEN1において、帰還信号HRETの信号レベルをラッチして、その結果を出力端子Q3から位相ロック検査信号PLLFLGとして出力する。
【0040】
上記のように、位相ロック検査回路40Bは、検査可能期間制御回路47から出力された検査可能期間信号FLGENの検査可能期間TEN2においてのみPLL回路の位相がロック状態にあるか否かを検査することができる。したがって、基準入力信号HREFの周期が不安定となる期間が発生するような場合にも、基準入力信号HREFの不安定期間において位相がロック状態にあるか否かを検査しないため、誤動作を防止することができる。
【0041】
なお、検査可能期間制御回路47の動作タイミングチャートは例示であり、これに限られるものではない。すなわち、基準入力信号HREFの周期が不安定となる期間を除く期間を制御できればよい。ただし、位相ロック状態の検査を行わない期間は、垂直同期信号の同期期間を少なくとも含むように設定することが好ましい。
【0042】
D.第4実施例:
上述した第1実施例では、CPU30がソフトウエア(コンピュータプログラム)を実行することによって電圧制御発振器23の発振範囲およびVCOゲインの設定を行っていたが、ハードウエア構成を用いてこれらを自動的に設定することも可能である。
【0043】
図11は、第1実施例の位相ロック検査回路40を用いた別のクロック生成回路200を示すブロック図である。このクロック生成回路200は、電圧制御発振器23の発振範囲およびVCOゲインの設定を制御する制御信号DVCOCを生成するためのVCO制御回路60を有している。VCO制御回路60は、制御クロック部62と、設定値カウンタ部63と、制御信号出力部64とを備えている。制御クロック部62は、位相ロック検査信号PLLFLGと基準入力信号HREFと、制御信号出力部64から出力されるクロック制御信号CKENとから、設定値カウンタ部63のカウント用クロック信号CTLCKを生成する。設定値カウンタ部63は、電圧制御発振器23の設定値を生成するカウンタである。なお、このカウント値は、図4に示した電圧制御発振器23の設定値の最大値7に初期設定され、カウント用クロック信号CTLCKの1クロック毎にダウンカウントされる。制御信号出力部64は、設定値カウンタ部63のカウント信号CTLDATAを電圧制御発振器23の設定値として設定するための制御信号DVCOCを出力する。また、制御クロック部62のクロック制御信号CKENを出力する。
【0044】
図12は、VCO制御回路60の動作を示すタイミングチャートである。タイミングTAにおいて各回路が初期化されると、まず設定値カウンタ部63のカウント値が図4の最大発振範囲および最大VCOゲインを示す設定値(設定値7)に設定される。このカウント値は電圧制御発振器23の設定値として、カウント信号CLTDATAを介して制御信号出力部64に与えられる。電圧制御発振器23には、制御信号出力部64から出力される制御信号DVCOCによって設定値7が設定され、PLL回路20は、この設定値7によるPLL動作を開始する。このとき、クロック制御信号CKENは、PLL動作開始後の引き込み時間に相当する待ち時間TWAIT後の最初の基準入力信号HREFの立ち上がりエッジタイミングHREFU1から次の立ち上がりエッジタイミングHREFU2までの期間(クロック制御期間TCKEN)がハイレベルとなる。制御クロック部62は、クロック制御期間TCKENにおける位相ロック検査信号PLLFLGがロウレベル、すなわち位相がアンロック状態ならば、基準入力信号HREFの立ち下がりエッジタイミングタイミングHREFD2で1パルスのクロックをクロック信号CTLCKとして出力する。設定値カウンタ部63は、クロック信号CTLCKの立ち上がりエッジタイミング、すなわちタイミングTBでカウント値を1つダウンカウントし、このカウント値6は設定値6として、カウント信号CLTDATAを介して制御信号出力部64に与えられる。そして、上述と同様の動作が実行される。この動作は、位相ロック検査信号PLLFLGがハイレベルとなるまで繰り返される。
【0045】
タイミングTCで新しい設定値(設定値カウンタ63のカウント値5)がカウント信号CLTDATAを介して制御信号出力部64に与えられると、その設定値が制御信号DVCOCによって電圧制御発振器23に設定され、PLL回路20は、その設定値によるPLL動作を開始する。制御クロック部62は、待ち時間TWAIT後のクロック制御期間TCKENにおいて、位相ロック検査信号PLLFLGがハイレベル、すなわち位相がロック状態ならば、基準入力信号HREFの立ち下がりエッジタイミングタイミングHREFD4において1パルスのクロックもクロック信号CTLCKとして出力しない。これにより、設定値カウンタ部63は、位相ロック時のカウント値を保持するため、電圧制御発振器23の設定値は、位相ロック時の設定値のまま保持される。これにより、PLL回路20は、位相ロック時の設定で安定に動作することができる。
【0046】
すなわち、本実施例のクロック生成回路200は、電圧制御発振器23の発振範囲およびVCOゲインの設定を自動的に実行し、安定なPLL動作を実現することができる。
【0047】
なお、第4実施例のクロック生成回路200における位相ロック検査回路としては、第1実施例の位相ロック検査回路40に限られず、第2実施例の位相ロック検査回路40A、第3実施例の位相ロック検査回路40B等の種々の位相ロック検査回路を利用することができる。
【0048】
また、VCO制御回路60は、上述した構成に限られず、位相ロック検査回路40から出力された位相ロック検査信号PLLFLGに基づいて電圧制御発振器23の発振範囲およびVCOゲインを設定する制御信号DVCOCを出力可能であればよく、各種信号タイミングから設計者は容易に構成することができる。
【0049】
さらに、本実施例の電圧制御発振器23は、図4に示したように、発振範囲およびVCOゲインを決定する設定値を設定するものとしているが、一般的な電圧制御発振器としては、入力する電圧値を制御することにより発振範囲やVCOゲインを設定するものがある。このような電圧制御発振器の場合には、図11に示したVCO制御回路60の制御信号出力部64において、設定値カウンタ部63から出力されたカウント値をD/A変換器等により、制御電圧に変換するようにすればよい。
【0050】
上述したように、本発明の位相ロック検査回路を用いれば、PLL回路に備えられた電圧制御発振器の発振範囲やVCOゲインの設定を、位相ロック検査回路の結果に基づいて、設定することができる。
【0051】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である。
【図面の簡単な説明】
【図1】本発明の第1実施例としての位相ロック検査回路40を備えたクロック生成回路100を示すブロック図である。
【図2】位相アンロック状態における位相ロック検査回路40の動作を示すタイミングチャートである。
【図3】位相ロック状態における位相ロック検査回路40の動作を示すタイミングチャートである。
【図4】電圧制御発振器23の発振範囲とそのゲインとの関係の一例を示す説明図である。
【図5】電圧制御発振器23の発振範囲およびVCOゲインの設定を行う制御ルーチンを示すフローチャートである。
【図6】第2実施例としての位相ロック検査回路40Aのブロック図である。
【図7】位相ロック状態における位相ロック検査回路40Aの動作を示すタイミングチャートである。
【図8】位相アンロック状態における位相ロック検査回路40Aの動作を示すタイミングチャートである。
【図9】第3実施例としての位相ロック検査回路40Bを示すブロック図である。
【図10】位相ロック検査回路40Bの動作を示すタイミングチャートである。
【図11】第1実施例の位相ロック検査回路40を用いた別のクロック生成回路200を示すブロック図である。
【図12】VCO制御回路60の動作を示すタイミングチャートである。
【図13】ドットクロック信号を生成するためのPLL回路の例を示すブロック図である。
【符号の説明】
20…PLL回路
21…位相周波数検出器
22…ローパスフィルタ(ループフィルタ)
23…電圧制御発振器
24…分周器
30…CPU
40…位相ロック検査回路
40A…位相ロック検査回路
40B…位相ロック検査回路
41,42,43…FF回路
44…AND回路
45…FF回路
46…遅延回路
47…検査可能期間制御回路
47a…HREFカウンタ
47b…検査可能期間発生回路
48…AND回路
60…VCO制御回路
62…制御クロック部
63…設定値カウンタ部
64…制御信号出力部
100…クロック生成回路
1000…PLL回路
110…位相周波数検出器
120…ローパスフィルタ(ループフィルタ)
130…電圧制御発振器
140…分周器
200…クロック生成回路
Claims (4)
- 水平同期信号に同期したクロック信号を生成するために用いられる、位相検出器と、ループフィルタと、電圧制御発振器と、分周器とを備えたPLL回路の位相ロック状態を検査する位相ロック検査回路であって、
前記位相検出器に入力される前記水平同期信号の所定のエッジから遅れた所定の検査タイミングを設定するタイミング設定回路と、
前記所定の検査タイミングにおいて前記位相検出器への帰還信号が所定のレベルにあるか否かを検出するレベル検出回路と、
を備え、
前記レベル検出回路は、前記水平同期信号に対応した垂直同期信号が所定のレベルである第1の期間を少なくとも含む所定の第2の期間内では、前記帰還信号が所定のレベルにあるか否かの検出を停止することを特徴とする位相ロック検査回路。 - 請求項1記載の位相ロック検査回路であって、
前記タイミング設定回路は、前記水平同期信号の前記所定のエッジ以降に発生する前記クロック信号の所定の位置のエッジによって前記所定の検査タイミングを決定する、
位相ロック検査回路。 - 請求項1記載の位相ロック検査回路であって、
前記タイミング設定回路は、前記水平同期信号の前記所定のエッジを所定量だけ遅延させたエッジによって前記所定の検査タイミングを決定する、
位相ロック検査回路。 - 水平同期信号に同期したクロック信号を生成するためのクロック生成装置であって、
位相検出器と、ループフィルタと、電圧制御発振器と、分周器とを備えたPLL回路と、
前記位相検出器に入力される前記水平同期信号の所定のエッジから遅れた所定の検査タイミングを設定するタイミング設定回路と、
前記所定の検査タイミングにおいて前記位相検出器への帰還信号が所定のレベルにあるか否かを検出するレベル検出回路と、
少なくとも前記電圧制御発振器の伝達特性を、予め設定された複数の特性の中の1つに切り換える切換手段と、
を備え、
前記切換手段は、前記レベル検出回路で検出されたレベルに応じて、前記所定の検査タイミングで前記帰還信号が前記所定のレベルとなるように、前記伝達特性を切り換え、
前記レベル検出回路は、前記水平同期信号に対応した垂直同期信号が所定のレベルである第1の期間を少なくとも含む所定の第2の期間内では、前記帰還信号が所定のレベルにあるか否かの検出を停止することを特徴とする
クロック生成装置。
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