CN108733580A - 读取命令排程方法 - Google Patents

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CN108733580A CN201810530348.XA CN201810530348A CN108733580A CN 108733580 A CN108733580 A CN 108733580A CN 201810530348 A CN201810530348 A CN 201810530348A CN 108733580 A CN108733580 A CN 108733580A
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Abstract

本发明提出一种读取命令排程方法，由处理单元执行，包含下列步骤。通过第一存取介面从主装置接收多个逻辑读取命令，而每一个逻辑读取命令请求读取一个逻辑地址的数据。从高阶对照表取得关联于逻辑地址的多个对照表区块的第一实际储存位置，并驱动第二存取介面从第一实际储存位置读取对照表区块。从对照表区块取得关联于逻辑地址的多个第二实际储存位置，并驱动第二存取介面依据第二实际储存位置从储存单元读取数据。驱动第一存取介面将关联于逻辑地址的数据敲出给主装置。

Description

读取命令排程方法
本申请是申请号为201410514010.7案的分案申请。
技术领域
本发明有关于一种快闪存储器装置，特别是一种读取命令排程方法以及使用该方法的装置。
背景技术
快闪存储器装置通常分为NOR快闪装置与NAND快闪装置。NOR快闪装置为随机存取装置，而可于地址脚位上提供任何的地址，用以存取NOR快闪装置的主装置(host)，并及时地由NOR快闪装置的数据脚位上获得储存于该地址上的数据。相反地，NAND快闪装置并非随机存取，而是串行存取。NAND快闪装置无法像NOR快闪装置一样，可以存取任何随机地址，主装置反而需要写入串行的比特字节(bytes)的值到NAND快闪装置中，用以定义请求命令(command)的类型(如，读取、写入、抹除等)，以及用在此命令上的地址。地址可指向一个页面(在快闪存储器中的一个写入作业的最小数据块)或一个区块(在快闪存储器中的一个抹除作业的最小数据块)。实际上，NAND快闪装置通常从存储器单元(memory cells)上读取或写入完整的数页数据。当一整页的数据从阵列读取到装置中的缓存器(buffer)后，藉由使用提取信号(strobe signal)顺序地敲出(clock out)内容，让主单元可逐比特字节或字元组(words)存取数据。降低快闪存储器装置的制造成本一直是被关注的议题，其中包含如何节省动态随机存取存储器的空间。本发明于不使用动态随机存取存储器来储存对照表的硬件架构上，提出一种读取命令排程方法以及使用该方法的装置。
发明内容
本发明的实施例提出一种读取命令排程方法，由处理单元执行，包含下列步骤。通过第一存取介面从主装置接收多个逻辑读取命令，而每一个逻辑读取命令请求读取一个逻辑地址的数据。从高阶对照表取得关联于逻辑地址的多个对照表区块的第一实际储存位置，并驱动第二存取介面从第一实际储存位置读取对照表区块。从对照表区块取得关联于逻辑地址的多个第二实际储存位置，并驱动第二存取介面依据第二实际储存位置从储存单元读取数据。驱动第一存取介面将关联于逻辑地址的数据敲出给主装置。
本发明的实施例另提出一种读取命令排程装置，至少包含两个存取介面以及处理单元。第一存取介面耦接于主装置，而第二存取介面耦接于储存单元。处理单元通过第一存取介面从主装置接收多个逻辑读取命令，而每一个逻辑读取命令请求读取一个逻辑地址的数据。处理单元从高阶对照表取得关联于逻辑地址的多个对照表区块的第一实际储存位置，以及驱动第二存取介面从储存单元中的第一实际储存位置读取对照表区块。处理单元从对照表区块取得关联于逻辑地址的多个第二实际储存位置，以及驱动第二存取介面依据第二实际储存位置从储存单元读取数据。最后，处理单元驱动第一存取介面将关联于逻辑地址的数据敲出给主装置。
附图说明
图1是依据本发明实施例的快闪存储器的系统架构示意图。
图2是依据本发明实施例的快闪存储器中的储存单元示意图。
图3是依据本发明实施例的存取介面与储存单元的方块图。
图4是依据本发明实施例的一个存取子介面与多个储存子单元的连接示意图。
图5是依据本发明实施例的执行于处理单元中的逻辑读取命令排程方法流程图。
图6是依据本发明实施例的逻辑读取命令示意图。
图7是依据本发明实施例的高阶对照表示意图。
图8A是依据本发明实施例的对照表区块的实际储存示意图。
图8B是依据本发明实施例的对照表区块及数据的实际储存示意图。
图9A和9B是依据本发明实施例的先进先出队列示意图。
符号说明
10系统； 110处理单元；
120数据缓存器； 130对照表缓存器；
140先进先出队列； 150存取介面；
160主装置； 170存取介面；
170_0～170_j存取子介面；
180储存单元；
180_0_0～180_j_i储存子单元；
210存储器单元阵列；
220行解码单元； 230列编码单元；
240地址单元； 250数据缓存器；
410_0数据线；
420_0_0～420_0_i芯片致能控制信号；
S511～S531方法步骤；
600_0～600_7逻辑读取命令；
700高阶对照表；
700_0～700_k记录；
T0～Tk对照表区块；
901～904、911～914、921～924实际读取命令。
具体实施方式
以下说明是为完成发明的较佳实现方式，其目的在于描述本发明的基本精神，但并不用以限定本发明。实际的发明内容必须参考之后的权利要求范围。
必须了解的是，使用于本说明书中的”包含”、”包括”等词，用以表示存在特定的技术特征、数值、方法步骤、作业处理、元件以及/或组件，但并不排除可加上更多的技术特征、数值、方法步骤、作业处理、元件、组件，或以上的任意组合。
于权利要求中使用如”第一”、"第二"、"第三"等词是用来修饰权利要求中的元件，并非用来表示之间具有优先权顺序，先行关系，或者是一个元件先于另一个元件，或者是执行方法步骤时的时间先后顺序，仅用来区别具有相同名字的元件。
图1是依据本发明实施例的快闪存储器的系统架构示意图。快闪存储器的系统架构10中包含处理单元110，用以写入数据到储存单元180中的指定地址，以及从储存单元180中的指定地址读取数据。详细来说，处理单元110通过存取介面170写入数据到储存单元180中的指定地址，以及从储存单元180中的指定地址读取数据。系统架构10使用数个电子信号来协调处理单元110与储存单元180间的数据与命令传递，包含数据线(data line)、时脉信号(clock signal)与控制信号(control signal)。数据线可用以传递命令、地址、读出及写入的数据；控制信号线可用以传递芯片致能(chip enable,CE)、地址提取致能(addresslatch enable,ALE)、命令提取致能(command latch enable,CLE)、写入致能(writeenable,WE)等控制信号。存取介面170可采用双倍数据率(double data rate,DDR)通信协定与储存单元180沟通，例如，开放NAND快闪(open NAND flash interface,ONFI)、双倍数据率开关(DDR toggle)或其他介面。处理单元110另可使用存取介面150通过指定通信协定与主装置160进行沟通，例如，通用串行总线(universal serial bus,USB)、先进技术附着(advanced technology attachment,ATA)、串行先进技术附着(serial advancedtechnology attachment,SATA)、快速周边元件互联(peripheral componentinterconnect express,PCI-E)或其他介面。
图2是依据本发明实施例的快闪存储器中的储存单元示意图。储存单元180可包含由MxN个存储器单元(memory cells)组成的阵列(array)210，而每一个存储器单元储存至少一个比特(bit)的资讯。快闪存储器可以是NAND型快闪存储器，或其他种类的快闪存储器。为了正确存取资讯，行解码单元220用以选择存储器单元阵列210中指定的行，而列编码单元230用以选择指定行中一定数量的比特字节的数据作为输出。地址单元240提供行资讯给行解码器220，其中定义了选择存储器单元阵列210中的那些行。相似地，列解码器230则根据地址单元240提供的列资讯，选择存储器单元阵列210的指定行中一定数量的列进行读取或写入操作。行可称为为字元线(wordline)，列可称为比特线(bitline)。数据缓存器(data buffer)250可储存从存储器单元阵列210读取出的数据，或欲写入存储器单元阵列210中的数据。存储器单元可为单层式单元(single-level cells,SLCs)、多层式单元(multi-level cells,MLCs)或三层式单元(triple-level cells,TLCs)。
储存单元180可包含多个储存子单元，每一个储存子单元实施于一个晶粒(die)上，各自使用关联的存取子介面与处理单元110进行沟通。图3是依据本发明实施例的存取介面与储存单元的方块图。快闪存储器10可包含j+1个存取子介面170_0至170_j，存取子介面又可称为通道(channel)，每一个存取子介面连接i+1个储存子单元。换句话说，i+1个储存子单元共享一个存取子介面。例如，当快闪存储器10包含4个通道(j＝3)且每一个通道连接4个储存单元(i＝3)时，快闪存储器10一共拥有16个储存单元180_0_0至180_j_i。处理单元110可驱动存取子介面170_0至170_j中之一，从指定的储存子单元读取数据。每个储存子单元拥有独立的芯片致能(CE)控制信号。换句话说，当欲对指定的储存子单元进行数据读取时，需要驱动关联的存取子介面致能此储存子单元的芯片致能控制信号。图4是依据本发明实施例的一个存取子介面与多个储存子单元的连接示意图。处理单元110可通过存取子介面170_0使用独立的芯片致能控制信号420_0_0至420_0_i来从连接的储存子单元180_0_0至180_0_i中选择出其中一者，接着，通过共享的数据线410_0从选择出的储存子单元的指定位置读取数据。
主装置160可通过存取介面150提供逻辑区块地址(LBA,Logical Block Address)给处理单元110，用以指示写入或读取特定区域的数据。存取介面170为最佳化数据写入的效率，可将一段具有连续逻辑区块地址的数据分散地摆放在不同储存子单元中的不同区域。因此，需要一个对照表(又称为H2F表)，用以指出每个逻辑区块地址的数据实际上存放在哪个储存子单元中的哪个位置。在一种实施方式中，可于动态随机存取存储器中配置足够大的空间来储存此对照表。然而，这将会占用一部分动态随机存取存储器的资源，并且需要一段前置时间将整个对照表载入到动态随机存取存储器中。在另一种实施方式中，可将对照表切割成指定数量的对照表区块(H2F segments)，例如，32个对照表区块，并分散储存于储存子单元180_0_0至180_j_i。每一个对照表区块记录对应于一段逻辑区块地址的数据实际储存于哪个储存子单元中的哪个位置的资讯，而此资讯可以区块编号(block number)加上页面编号(page number)表示。快闪存储器的系统架构10中另包含对照表缓存器130，用以储存高阶对照表(high-level mapping table)，包含多笔记录，用以储存每一个对照表区块实际储存于哪个储存子单元中的哪个位置的资讯，而此资讯同样可以区块编号加上页面编号表示。对照表缓存器130为非挥发性储存空间(non-volatile storage space)，其中储存的高阶对照表并不会因断电而遗失。而于每次接收到主装置160发出的读取命令及读取逻辑区块地址时，处理单元110先从对照表缓存器130中的高阶对照表取得关联于读取逻辑区块地址的对照表区块的实际储存位置，并将读取此实际储存位置的命令储存至先进先出队列(FIFO queue)140，使得存取介面170可依据先进先出队列140的命令从指定储存子单元中的指定位置上读取处理单元110需要的对照表区块，并搬到数据缓存器120。接着，处理单元110从对照表区块取得关联于读取逻辑区块地址的实际储存位置，并将读取此实际储存位置的命令储存至先进先出队列140，使得存取介面170可依据先进先出队列140的命令从指定储存子单元中的指定位置上读取主装置160所请求的数据，并搬到数据缓存器120。熟悉本技术领域者了解一个先进先出子队列可对应于一个储存子单元，用以储存相应于此储存子单元的读取命令。当主装置160所请求的数据成功地被搬到数据缓存器120后，处理单元110驱动存取介面150将数据缓存器120中的数据敲出给主装置160。于此须注意的是，从主装置160发出的读取命令与逻辑区块地址可分别称为逻辑读取命令与逻辑读取地址，储存至先进先出队列140的读取命令与实际储存位置可分别称为实际读取命令与实际读取地址。此外，当一个实际读取命令被执行完后，此命令将被移出先进先出队列140。
为了实现如图1所示的快闪存储器的系统架构10，需要一种方法来针对多笔的逻辑读取命令进行排程。图5是依据本发明实施例的执行于处理单元中的逻辑读取命令排程方法流程图。处理单元110经由存取介面150接收主装置160所发出的多笔逻辑读取命令及逻辑读取地址后(步骤S511)，从对照表缓存器130中的高阶对照表取得关联于逻辑读取地址的对照表区块的实际储存位置(步骤S513)。图6是依据本发明实施例的逻辑读取命令示意图。在一个例子中，处理单元110经由存取介面150接收主装置160所发出的八笔逻辑读取命令(LR,Logical Read)600_0至600_7，分别请求读取LBA0、LBA1、LBA100、LBA101、LBA200、LBA201、LBA300及LBA301的数据。图7是依据本发明实施例的高阶对照表示意图。高阶对照表700可包含k笔记录700_0至700_k，每一笔记录储存一个对照表区块的实际储存位置的资讯Addr(Tl)，其中l为0到k的任意整数，此资讯可以区块编号(block number)加上页面编号(page number)表示。例如，记录700_0记录第0个对照表区块T0的实际储存位置资讯Addr(T0)；记录700_1记录第1个对照表区块T1的实际储存位置资讯Addr(T1)，依此类推。每一个对照表区块储存一段连续逻辑区块地址的实际储存位置资讯。例如，对照表区块T0记录LBA0～99的实际储存位置资讯；对照表区块T1记录LBA100～199的实际储存位置资讯，依此类推。图8A是依据本发明实施例的对照表区块的实际储存示意图。于一个例子中，存取子介面170_0连接四个储存子单元180_0_0至180_0_3。于步骤S513中，例如，处理单元110使用一个数学公式n＝m/100，其中，m代表逻辑区块地址，n为一个代表对照表区块编号的整数，得知关联于逻辑读取地址LBA0～1、LBA100～101、LBA200～201、LBA300～301的对照表区块分别为T0、T1、T2及T3。接着，从对照表缓存器130中的高阶对照表700取得关联于逻辑读取地址600_0至600_7的对照表区块T0至T3的实际储存位置Addr(T0)至Addr(T3)。范例的对照表区块T0至T3的实际储存位置可参考图8A。处理单元110接着储存读取实际储存位置的实际读取命令至先进先出队列140(步骤S515)。图9A是依据本发明实施例的先进先出队列示意图。范例的先进先出队列140包含四个子队列140_0至140_3，分别关联于储存子单元180_0_0至180_0_3并储存用以读取对照表区块T0至T3的实际读取命令(PR,Physical Read)901至904。接着，处理单元110驱动存取介面170依据先进先出队列140中的实际读取命令读取所需的对照表区块并储存至数据缓存器120(步骤S517)。参考第9A图的范例，详细来说，处理单元110驱动存取子介面170_0依据子队列140_0中的实际读取命令901从储存子单元180_0_0的实际储存位置Addr(T0)读取对照表区块T0，依据子队列140_1中的实际读取命令902从储存子单元180_0_1的实际储存位置Addr(T1)读取对照表区块T1，依据子队列140_2中的实际读取命令903从储存子单元180_0_2的实际储存位置Addr(T2)读取对照表区块T2，并且，依据子队列140_3中的实际读取命令904从储存子单元180_0_3的实际储存位置Addr(T3)读取对照表区块T3，并且将对照表区块T0至T3储存至数据缓存器120。
于所有需要的对照表区块准备完成后，处理单元110反复执行一个回圈，用以依据主装置160请求的逻辑读取命令从对照表区块取得实际读取位置并且将读取这些位置的实际读取命令储存至先进先出队列140，直到所有的逻辑读取命令都处理完毕。于每一次的回圈中，详细来说，处理单元110从数据缓存器120中的对照表区块取得关联于一个逻辑读取地址的实际储存位置(步骤S521)，并且储存读取此实际储存位置的实际读取命令至先进先出队列140(步骤S523)。接着，判断是否处理完所有的逻辑数据读取命令(步骤S531)，是则回到步骤S511继续下一批次的多笔逻辑数据读取命令的处理，否则回到步骤S521继续处理下一个逻辑数据读取命令。图8B是依据本发明实施例的对照表区块及数据的实际储存示意图。于步骤S521执行时，处理单元110从对照表区块T0知道LBA0及LBA1的数据分别被实际储存于储存子单元180_0_0及180_0_1中；从对照表区块T1知道LBA100及LBA101的数据分别被储存于储存子单元180_0_0及180_0_2中；从对照表区块T2知道LBA200及LBA201的数据分别被储存于储存子单元180_0_1及180_0_3中；以及从对照表区块T3知道LBA300及LBA301的数据分别被储存于储存子单元180_0_2及180_0_3中。图9B是依据本发明实施例的先进先出队列示意图。于步骤S523执行时，处理单元110分别将LBA0及LBA1的实际读取命令911及912分别储存至子队列140_0及140_1；将LBA100及LBA101的实际读取命令921及913分别储存至子队列140_0及140_2；将LBA200及LBA201的实际读取命令922及914分别储存至子队列140_1及140_3；以及将LBA300及LBA301的实际读取命令923及924分别储存至子队列140_2及140_3。于此须注意的是，处理单元110可于实际读取命令储存完成后的适当时间点，驱动存取子介面170_0依据子队列140_0至140_3中的任一的实际读取命令从关联的储存子单元的实际储存位置Addr(LBAx)读取主装置160所请求的数据并储存至数据缓存器120，以及驱动存取介面150从数据缓存器120读取数据并敲出给主装置160。于一个例子中，处理单元110可于每次储存一笔实际读取命令至关联的子队列后，驱动存取子介面170_0以及存取介面150来完成如上的操作。于另一个例子中，处理单元110可于每次侦测到每一个子队列140_0至140_3皆储存至少一笔实际读取命令后，驱动存取子介面170_0依序从储存子单元180_0_0至180_0_3读取数据，如读取实际储存位置Addr(LBA0)、Addr(LBA1)、Addr(LBA101)及Addr(LBA201)的数据。之后，处理单元110依据逻辑读取命令的顺序驱动存取介面150逐一从数据缓存器120读取数据并敲出给主装置160。
虽然图1至4中包含了以上描述的元件，但不排除在不违反发明的精神下，使用更多其他的附加元件，已达成更佳的技术效果。此外，虽然图5的流程图采用指定的顺序来执行，但是在不违法发明精神的情况下，熟悉本技术领域者可以在达到相同效果的前提下，修改这些步骤间的顺序，所以，本发明并不局限于仅使用如上所述的顺序。此外，熟悉本技术领域者亦可以将若干步骤整合为一个步骤，或者是除了这些步骤外，循序或平行地执行更多步骤，本发明亦不因此而局限。
虽然本发明使用以上实施例进行说明，但需要注意的是，这些描述并非用以限缩本发明。相反地，此发明涵盖了熟悉本技术领域者显而易见的修改与相似设置。所以，申请权利要求范围须以最宽广的方式解释来包含所有显而易见的修改与相似设置。

Claims (8)

1.一种读取命令排程方法，由一数据储存装置的一处理单元执行，包含：
接收一逻辑读取命令以及一逻辑地址；
取得一高阶对照表；
依据上述逻辑地址以及上述高阶对照表以取得一对照表区块；
依据上述逻辑地址以及上述对照表区块取得一第一实际位置；
输出一实际读取命令以及上述第一实际位置至一储存单元以取得一数据；以及
输出上述数据以回应上述逻辑读取命令，其中，上述高阶对照表包含多笔记录，其中之一上述记录显示上述对照表区块的一第二实际位置。
2.如权利要求1所述的读取命令排程方法，其特征在于，上述第一实际位置或上述第二实际位置至少包括一区块编号以及一页面编号。
3.如权利要求1所述的读取命令排程方法，其特征在于，上述逻辑读取命令以及上述逻辑地址来自于一主装置。
4.如权利要求1所述的读取命令排程方法，其特征在于，上述对照表区块记录包含上述逻辑地址的复数连续逻辑地址所对应的复数实际位置，上述实际位置包含上述第一实际位置。
5.如权利要求1所述的读取命令排程方法，其特征在于，以先进先出的方式输出上述实际读取命令以及上述第一实际位置。
6.如权利要求1所述的读取命令排程方法，其特征在于，上述储存单元为快闪存储器。
7.如权利要求1所述的读取命令排程方法，其特征在于，上述数据输出至一主装置。
8.如权利要求1所述的读取命令排程方法，其特征在于，上述实际读取命令输出至复数先进先出子队列的其中之一，每一上述先进先出子队列对应于一储存子单元。
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