KR19990021124A - 펄스 에지 검출 방법 및 이를 수행하는데 적합한 회로 - Google Patents

펄스 에지 검출 방법 및 이를 수행하는데 적합한 회로 Download PDF

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KR19990021124A
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펄스 에지 검출 방법 및 이를 수행하는데 적합한 펄스 에지 검출 회로가 개시되어 있다. 입력 단자를 통해 입력된 펄스에 대하여 펄스의 에지 부분을 완화시키는 저역 통과 필터, 상기 저역 통과 필터의 출력과 입력 펄스의 에지 부분을 비교하여 비교 신호를 출력하는 비교기, 상기 비교 신호로부터 양의 에지를 검출하는 제 2에지 검출기, 상기 비교 신호로부터 음의 에지를 검출하는 제 2에지 검출기, 그리고 상기 제 1에지 검출기로부터 양의 에지 검출 신호와 상기 제 2에지 검출기로부터 음의 에지 검출 신호를 합산하는 합산기로 이루어지는 펄스 에지 검출 회로를 제공한다. 간단히 수동 소자인 저항과 커패시터만으로 구성된 저역 통과 필터를 지연기 대신에 펄스 에지 검출 회로에 사용하므로써 입력 펄스를 지연시키기 위한 복잡한 구조의 처리 블록인 지연기가 불필요하게 되어 간단한 에지 검출기를 얻을 수 있고, 또한 피크성 노이즈에 대해서도 상대적으로 강한 검출기를 얻을 수 있다.

Description

펄스 에지 검출 방법 및 이를 수행하는데 적합한 회로
본 발명은 펄스 에지 검출 방법 및 이를 수행하는데 적합한 회로에 관한 것으로, 보다 상세하게는 저역 통과 필터를 이용한 펄스 에지 검출 방법 및 이를 수행하는데 특히 적합한 회로에 관한 것이다.
또는 저역 통과 필터와 비교기로 구성된 고역 통과 필터를 이용한 펄스 에지 검출 회로에 관한 것이다.
도 1은 종래의 펄스 에지 검출 회로를 나타낸 도면이다.
종래의 펄스 에지 검출 회로는 도 1에 도시된 바와 같이, 상기 펄스 에지 검출 회로(100)는 지연기(20), 비교기(30), 제 1에지 검출기(40), 제 2에지 검출기(50) 그리고 합산기(60)로 구성된다.
상기 지연기(20)는 입력 단자(10)를 통해 입력된 펄스 신호를 일정 시간(T)동안 지연시켜 지연된 신호(21)를 출력하여 상기 비교기(30)에 제공한다.
상기 비교기(30)는 상기 지연기(20)로부터 제공된 지연 신호(21)와 입력 단자(10)를 통해 입력된 입력 펄스 신호(11)의 크기를 비교하여 비교한 신호(31)를 제 1에지 검출기(40) 및 제 2에지 검출기(50)에 제공한다.
상기 제 1에지 검출기(40)는 상기 비교기(30)에서 출력되는 신호에서 양의 출력 신호를 감지하여 양의 에지 검출 신호(41)를 출력하고, 또한 상기 제 2에지 검출기(50)는 상기 비교기(30)에서 출력되는 신호에서 음의 출력 신호를 감지하여 음의 에지 검출 신호(51)를 출력하여 상기 합산기(60)에 제공한다.
상기 합산기(60)는 상기 제 1에지 검출기(40) 및 제 2에지 검출기(50)로부터의 출력 신호들을 합산하여 출력 단자(70)를 통해 에지 검출 신호(61)를 출력한다.
상기 종래의 펄스 에지 검출 회로는 입력되는 펄스 신호를 따로 지연시키는 지연기가 필요하여 구조가 복잡하고, 또한 피크성 노이즈에 취액하다는 문제점이 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로, 본 발명의 제 1목적은 종래의 지연 회로 대신에 저역 통과 필터를 이용하여 입력된 펄스 신호의 에지 부분을 검출하고 상기 검출 신호에 일정 크기의 펄스를 출력시키므로써 펄스 입력 신호의 에지 부분을 검출하는 방법을 제공하는데 있다.
본 발명의 제 2목적은 상기한 방법을 수행하는데 특히 적합한 펄스 에지 검출 회로를 제공하는데 있다.
도 1은 종래의 펄스 에지 검출 회로를 나타내는 블록도이다.
도 2는 도 1의 각 부분에서 출력되는 파형을 나타낸 파형도이다.
도 3은 도 1의 비교기를 상세히 설명하기 위한 블럭도이다.
도 4는 본 발명의 일 실시예에 따른 펄스 에지 검출 회로를 나타낸 블록도이다.
도 5는 도 4의 각 부분에서 출력되는 파형을 나타낸 파형도이다.
도 6은 도 4에 나타낸 펄스 에지 검출 회로의 동작 원리를 설명하기 위한 흐름도이다.
도 7은 저항과 커패시터로 구성된 저역 통과 필터를 나타낸다.
도 8은 비교기를 나타낸 간단한 회로도이다.
도 9a는 출력 펄스의 시간 대 전압을 나타낸 도면이다.
도 9b는 입력 펄스의 시간 대 전압을 나타낸 도면이다.
도 10은 펄스의 상승 시간을 설명하기 위한 도면이다.
도면의 주요 부분에 대한 부호의 설명
20 : 지연기 30 : 비교기
40 : 제 1에지 검출기 50 : 제 2에지 검출기
60 : 합산기 80 : 저역 통과 필터(Low Pass Filter)
본 발명의 제 1목적을 실현하기 위하여, 본 발명은 입력 단자를 통해 펄스를 입력된 펄스 신호를 저역 필터링하여 저역 필터링 신호를 발생하는 단계; 상기 펄스 신호와 상기 저역 필터링 신호를 비교하여 에지 신호를 발생하는 단계; 상기 에지 신호에서 음의 에지 신호를 검출하는 단계; 상기 에지 신호에서 음의 에지 신호를 검출하는 단계; 그리고 상기 음의 에지 신호와 상기 양의 에지 신호를 합산하여 최종의 에지 신호를 발생하는 단계로 이루어진 것을 특징으로 하는 펄스 에지 검출 방법을 제공한다.
상기한 본 발명의 제 2목적을 실현하기 위하여, 본 발명은 입력 단자를 통해 입력된 펄스에 대하여 펄스의 에지 부분을 완화시키는 저역 통과 필터; 상기 저역 통과 필터의 출력과 입력 펄스의 에지 부분을 비교하여 비교 신호를 출력하는 비교기; 상기 비교 신호로부터 양의 에지를 검출하는 제 1에지 검출기; 상기 비교 신호로부터 음의 에지를 검출하는 제 2에지 검출기; 그리고 상기 제 1에지 검출기로부터 양의 에지 검출 신호와 상기 제 2에지 검출기로부터 음의 에지 검출 신호를 합산하는 합산기로 이루어지는 펄스 에지 검출 회로를 제공한다.
상기 구성에 의하면 상기 저역 통과 필터를 1차 오더로 사용한다면 상기 저역 통과 필터와 상기 비교기는 고역 통과 필터의 특성을 나타낸다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 4는 본 발명의 일 실시예에 따른 펄스 에지 검출 회로를 나타낸 도면이고, 도 5는 상기 도 4의 펄스 에지 검출 회로에서 각 부에서 출력되는 신호의 파형을 나타낸다.
도 4를 참조하면, 본 빌명의 펄스 에지 검출 회로(200)는 도 4에 도시된 바와 같이, 상기 펄스 에지 검출 회로(200)는 저역 통과필터(80), 비교기(30), 제 1에지 검출기(40), 제 2에지 검출기(50) 및 합산기(60)로 구성된다.
상기 저역 통과 필터(80)는 입력 단자(10)를 통해 입력된 펄스 신호를 일정 크기의 시상수(time constant : τ)에 의하여 고주파 성분이 에지 부분을 완화시켜 저역 통과된 신호(81)를 출력하여 상기 비교기(30)에 제공한다.
상기 비교기(30)는 상기 저역 통과 필터(81)로부터 제공된 저역 통과된 신호(81)와 입력 단자를 통해 입력된 입력 펄스 신호(11)의 크기를 비교하여 비교한 신호(31)를 제 1에지 검출기(40) 및 제 2에지 검출기(50)에 제공한다.
상기와 같이 구성된 펄스 에지 검출 회로의 동작을 첨부 도면을 참조하여 보다 상세히 설명한다.
도 6은 도 4에 나타낸 펄스 에지 검출 회로의 동작 원리를 설명하기 위한 흐름도이다.
입력 단자(10)를 통해 펄스(11)를 입력한다(단계 S1).
상기 입력 단자(10)를 통해 입력된 펄스 신호(11)는 저역 통과 필터(80)에 공급되어 일정 시상수에 의하여 펄스의 고주파 성분인 에지 부분이 완화되어 발생한 저역 필터링 신호(81)를 상기 비교기(30)에 제공한다(단계 S2).
상기 입력 단자(10)를 통해 입력된 펄스 신호(11)와 상기 저역 통과 필터(80)로부터 발생된 저역 필터링 신호(81)를 비교하여 에지 신호(31)를 발생한다(단계 S3).
상기 비교기(30)에 의해 발생된 에지 신호(31)로부터 음의 에지 검출 레벨에 의거하여 음의 에지 신호(51)를 검출한다(단계 S4).
상기 비교기(30)에 의해 발생된 에지 신호(31)로부터 음의 에지 검출 레벨에 의거하여 양의 에지 신호(41)를 검출한다(단계 S4).
상기 제 2에지 검출기(50)로부터 발생된 음의 에지 신호(51)와 상기 제 1에지 검출기(40)로부터 발생된 양의 에지 신호(41)를 합산기(60)에서 합산하여 최종의 에지 신호(61)를 얻은 후 출력 단자(70)를 통해 출력한다(단계 S5).
도 3은 상기 비교기(30)를 상세히 설명하기 위하여 도시한 블록도이다.
도 3의 비교기(30)는 제 1AND회로(S1), 제 2AND회로(S2), 제 1인버터(320), 제 2인버터(340) 및 일치 회로(350)로 구성되어 2개의 입력 단자를 통해 입력되는 두 수의 대소를 살핀다.
상기 도 3의 회로에서 입력 단자를 통해 입력되는 2진수를 A 및 B로 할 때, 한자리의 경우는 도 3의 회로로서 판별할 수 있고, 자릿수가 많은 경우는 제 1AND 회로(S1) 또는 제 2AND 회로(S2)의 출력이 1이 되기까지 최상위의 자리부터 순차 입력해 가면 된다.
상기 한자리의 경우를 표 1로 나타내면 하기와 같다.
[표 1]
상기 제 1에지 검출기(40)는 상기 비교기(30)에서 출력되는 신호에서 양의 출력 신호를 감지하여 양의 에지 검출 신호(41)를 출력하고, 또한 상기 제 2에지 검출기(50)는 상기 비교기(30)에서 출력되는 신호에서 음의 출력 신호를 감지하여 음의 에지 검출 신호(51)를 출력하여 상기 합산기(60)에 제공한다.
상기 합산기(60)는 상기 제 1에지 검출기(40) 및 제 2에지 검출기(50)로부터의 출력 신호들을 합산하여 출력 단자(70)를 통해 에지 검출 신호(61)를 출력한다.
동작시 종래의 지연 소자 대신에 회로 설계시 더 간단한 저역 통과 필터를 이용하여 펄스의 에지를 검출하므로써 특히 종래의 파형과 본 발명의 파형도로써 피크성 노이즈에 강한 것을 알 수 있다.
상기한 구성에서 저역 통과 필터와 비교기는 고역 통과 필터로서 나타낼 수 있다. 이때 상기 시스템에서는 전달 함수(T(s))가인 1차 저역 통과 필터를 사용한다.
이때이고, dc 이득=1이다.
도 7은 저항과 커패시터로 구성된 저역 통과 필터를 나타내는 회로도이다.
상기 도 7의 전달 함수(T(s))를 구하면,이다.
도 8은 비교기를 나타내는 회로도이며, 비교기의 출력은
Vin+(s) = Vin(s), 및
이 됨을 알 수 있고, 상기 식(1)을 통해 상기 도 7은 고역 통과 필터로서 동작함을 알 수 있다.
이때 만일 비교기의 이득이 무척 크고, 하이 및 로우를 출력시킨다면, 저역 통과 필터의 상승 시간(tr: rise time) 및 하강 시간(tr: fall time) 만큼의 에지 검출 펄스가 생성된다. 만일 전압 이득(VA)이 1일 때 상승 시간(tr) 및 하강 시간(tf)을 구하면,
이므로,(Tc는 시상수(τ)의 역수)이다.
이때 상승 시간(tr)=하강 시간(tf)=로써 구해진다.
결과적으로 상기 도 5의 펄스(11)에 대하여 펄스(81)와 같은 상승 시간(tr) 및 하강 시간(tf)에 의하여 저역 통과 필터링된 출력과 비교되어, 펄스(31)와 같은 비교기의 출력을 제공한다.
저역 통과 필터의 출력치는로서 나타난다.
즉, 도 9a 및 도 9b에서 보여주듯이 입력이 펄스인 경우에 출력은 지수 함수적으로 비선형 특성으로서 나타나며, 입력의 크기에 의하여 비교기의 출력이 변할 수 있다.
저역 통과 필터의 구성에 있어서, 입력 전압(Vin)이 로우에서 하이로 변화하는 경우와 하이에서 로우로 변화할 때 일정한 전류로 커패시터를 충전 및 방전을 시키면 이러한 비선형성을 극복할 수 있다.
상기 비선형성 극복의 방법을 도 10을 통해 설명하면 하기와 같다.
커패시터에 충전되는 전압은 VA=와 같고, 만일 전류가 DC전류라면,로 일정한 상승 시간(tr)을 얻을 수 있다.
상기한 구성에서, 펄스 에지 검출 회로의 동작시 종래의 지연 소자 대신에 회로 설계시 더 간단한 저역 통과 필터를 이용하여 펄스의 에지를 검출하므로써 특히 종래의 파형과 본 발명의 파형도로써 피크성 노이즈에 강한 것을 알 수 있다.
상술한 바와 같이 본 발명은, 간단한 수동 소자인 저항과 커패시터만으로 구성된 저역 통과 필터를 지연기 대신에 펄스 에지 검출 회로에 사용하므로써 입력 펄스를 지연시키기 위한 복잡한 구조의 처리 블록인 지연기가 불필요하게 되어 종래의 검출기보다 콜팩트한 에지 검출기를 얻을 수 있고, 또한 피크성 노이즈에 대해서 종래의 검출기보다 상대적으로 강한 검출기를 얻을 수 있다.
상기에서는 본 발명의 바람직한 실시에를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (3)

  1. (a) 입력 단자를 통해 입력된 펄스 신호를 일정 시상수에 의하여 펄스의 고주파 성분인 에지 부분을 완화시켜 저역 필터링 신호를 발생하는 단계;
    (b) 입력된 펄스 신호와 상기 단계(a)에서 발생한 저역 필터링 신호를 비교하여 에지 신호를 발생하는 단계;
    (c) 상기 발생된 에지 신호로부터 음의 에지 검출 레벨에 의거하여 음의 에지 신호를 검출하는 단계;
    (d) 상기 발생된 에지 신호로부터 양의 에지 검출 레벨에 의거하여 양의 에지 신호를 검출하는 단계; 및
    (e) 상기 단계 (c)에서 발생된 음의 에지 신호와 상기 단계 (d)에서 발생된 양의 에지 신호를 합산하여 최종의 에지 신호를 출력하는 단계로 구성되는 것을 특징으로 하는 펄스 에지 검출 방법.
  2. 입력 단자(10)를 통해 입력된 펄스에 대하여 펄스의 에지 부분을 완화시키는 저역 통과 필터(80);
    상기 저역 통과 필터(80)의 출력과 입력 펄스의 에지 부분을 비교하여 비교 신호(31)를 출력하는 비교기(30);
    상기 비교 신호(31)로부터 양의 에지를 검출하는 제 1에지 검출기(40);
    상기 비교 신호(31)로부터 음의 에지를 검출하는 제 2에지 검출기(50); 그리고
    상기 제 1에지 검출기(40)로부터 양의 에지 검출 신호(41)와 상기 제 2에지 검출기(50)로부터 음의 에지 검출 신호(51)를 합산하는 합산기(60)로 이루어지는 것을 특징으로 하는 펄스 에지 검출 회로.
  3. 제 2항에 있어서, 상기 저역 통과 필터(80)와 비교기(30)를 고역 통과 필터로서 나타낼 수 있는 것을 특징으로 하는 펄스 에지 검출 회로.
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* Cited by examiner, † Cited by third party
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