JP2002290281A

JP2002290281A - Ｒａｋｅ受信装置

Info

Publication number: JP2002290281A
Application number: JP2001237578A
Authority: JP
Inventors: Takaharu Sato; 孝晴佐藤; Hisashi Kondo; 恒金銅
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 2001-01-16
Filing date: 2001-08-06
Publication date: 2002-10-04
Also published as: EP1353450A1; US20030176171A1; WO2002056493A1; EP1353450A4; US7236516B2

Abstract

(57)【要約】【課題】ＲＡＫＥ受信装置の回路規模を削減し、消費電
力を低減する。【解決手段】マルチパスの受信データを復調する複数の
フィンガーと、この複数のフィンガーにより復調された
各パスの受信データを合成するデータ合成回路とを備え
ている。データ合成回路は、複数のフィンガーの内のい
ずれかのフィンガーにより受信データが復調される毎
に、各パスの同一受信データ毎に累積加算して合成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スペクトル拡散方
式を利用した移動通信システムで用いられるＲＡＫＥ受
信装置に関するものである。

【０００２】

【従来の技術】スペクトル拡散方式は、変調し拡散した
データ（信号）を送信側から送信し、受信側で受信した
データを逆拡散し復調してデータを送受信する通信方式
である。このスペクトル拡散方式を利用した通信方式で
は、データの周波数スペクトルが広帯域に拡散されるの
で、耐干渉性や通信の秘匿性に優れ、同一周波数帯のチ
ャンネルを多数の利用者が共用可能であることなどか
ら、近年、携帯電話等の移動通信システムで広く利用さ
れている。

【０００３】このスペクトル拡散方式を利用した通信方
式には、例えばＣＤＭＡ（Code Division Multiple Acc
ess:符号分割多元接続）方式等がある。

【０００４】ところで、移動体通信では、携帯電話等の
端末と基地局との間は電波により無線通信される。この
時、電波は、直線的に到達したり、例えばビル等の建物
に反射して到達するので、受信側は、複数の経路（マル
チパス）を経て送信された複数の信号を受信することに
なる。これらの電波は、送信距離の違いにより時間差
（位相差）があるため、位相が一致している時には強め
合い、位相がずれている時には弱め合うフェージングと
いう現象が発生する。

【０００５】これに対し、スペクトル拡散方式を利用し
た移動通信システムでは、マルチパスの受信データを合
成して通信品質を向上させるＲＡＫＥ受信方式という手
法が用いられている。このＲＡＫＥ受信方式を採用する
ＲＡＫＥ受信装置では、対応するパス数分の複数のフィ
ンガーを設け、各々のフィンガーで受信データを復調
し、受信データの位相差を補正した後、位相差補正後の
各パスの受信データが合成される。

【０００６】このＲＡＫＥ受信方式を採用する従来技術
には、例えば特開平１０−２０９９１９号公報に開示の
受信装置及び受信方法、並びに携帯電話システムの端末
装置や、特開平１１−３３１１２４号公報に開示のＣＤ
ＭＡ方式通信機等がある。

【０００７】これらの公報に開示されたＲＡＫＥ受信装
置は、いずれも複数のフィンガーに対して、受信データ
を格納するためのメモリが各々１つずつ設けられてい
る。各々のフィンガーにより復調された各パスの受信デ
ータは各々対応するメモリに保持され、最も時間的に遅
いパスの受信データがメモリに格納された後、全てのメ
モリから同一の受信データが読み出され、これらの全て
のパスの同一受信データを加算することにより合成され
る。

【０００８】従って、従来のＲＡＫＥ受信装置では、フ
ィンガー毎にメモリを使用するため、使用するメモリ量
が多く、回路規模が大きいし、その結果、消費電力も大
きいという問題点があった。

【０００９】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、回路規模を削減し、
消費電力を低減することができるＲＡＫＥ受信装置を提
供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、マルチパスの受信データを復調する複数
のフィンガーと、この複数のフィンガーにより復調され
た各パスの受信データを合成するデータ合成回路とを備
え、前記データ合成回路は、前記複数のフィンガーの内
のいずれかのフィンガーにより前記各パスの受信データ
が復調される毎に、各パスの同一受信データ毎に累積加
算して合成することを特徴とするＲＡＫＥ受信装置を提
供するものである。

【００１１】また、本発明は、マルチパスの受信データ
を復調する複数のフィンガーと、この複数のフィンガー
により復調された各パスの受信データを合成するデータ
合成回路と、前記複数のフィンガーにより復調された各
パスの受信データを前記データ合成回路へ供給するタイ
ミングを調整するタイミング調整回路とを備え、前記タ
イミング調整回路は、前記複数のフィンガーにより復調
された各パスの受信データを保持し、前記データ合成回
路は、前記タイミング調整回路から前記複数のフィンガ
ーにより復調された各パスの受信データが供給される毎
に、各パスの同一受信データ毎に累積加算して合成する
ことを特徴とするＲＡＫＥ受信装置を提供する。

【００１２】ここで、前記データ合成回路は、前記複数
のフィンガーにより共用される１つのメモリを備え、前
記複数のフィンガーにより各パスの受信データが復調さ
れる毎に、各々対応する前記メモリのアドレスから累積
加算されたデータが読み出され、復調後の前記各パスの
同一受信データと加算された後、各々対応する前記メモ
リの同一アドレスへ書き込まれるのが好ましい。

【００１３】また、前記複数のフィンガーには、あらか
じめ優先順位が設定されており、前記データ合成回路
は、前記複数のフィンガーにより復調された各パスの同
一受信データを１つずつ時系列に累積加算し、同時に２
つ以上の復調後の前記各パスの受信データが入力される
と、前記優先順位に従って、当該復調後の各パスの受信
データを同一受信データ毎に順次累積加算するのが好ま
しい。

【００１４】また、本発明は、マルチパスの受信データ
を復調する複数のフィンガーと、この複数のフィンガー
により復調された各パスの受信データを合成するデータ
合成回路と、前記複数のフィンガーにより復調された各
パスの受信データを前記データ合成回路へ供給するタイ
ミングを調整するタイミング調整回路とを備え、前記複
数のフィンガーは、１シンボル時間当り複数の受信デー
タを復調し、前記タイミング調整回路は、前記複数のフ
ィンガーにより復調された各パスの複数の受信データを
保持し、前記データ合成回路は、前記タイミング調整回
路から前記複数のフィンガーにより復調された各パスの
受信データが供給される毎に、各パスの同一受信データ
毎に累積加算して合成することを特徴とするＲＡＫＥ受
信装置を提供する。

【００１５】ここで、前記データ合成回路は、前記複数
のフィンガーにより共用される１つのメモリを備え、前
記タイミング調整回路から前記複数のフィンガーにより
復調された各パスの受信データが供給される毎に、各々
対応する前記メモリのアドレスから累積加算されたデー
タが読み出され、復調後の前記各パスの同一受信データ
と加算された後、各々対応する前記メモリの同一アドレ
スへ書き込まれるのが好ましい。

【００１６】また、前記複数のフィンガーおよび前記複
数の受信データには、あらかじめ各々優先順位が設定さ
れており、前記データ合成回路は、前記タイミング調整
回路から各パスの受信データを受け取って１つずつ時系
列に累積加算し、前記タイミング調整回路に２つ以上の
復調後の前記各パスの受信データが保持されると、前記
複数のフィンガーの同一優先順位の受信データを前記フ
ィンガーの優先順位に従って前記タイミング調整回路か
ら順次受け取ることを前記受信データの優先順位に従っ
て順次行い、この復調後の各パスの受信データを同一受
信データ毎に順次累積加算するのが好ましい。

【００１７】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のＲＡＫＥ受信装置を詳細に説
明する。

【００１８】図１は、本発明のＲＡＫＥ受信装置の一実
施例の構成概略図である。同図に示すＲＡＫＥ受信装置
１０は、ＲＡＫＥ受信方式により、複数のフィンガーの
内のいずれかのフィンガーにより受信データが復調され
る毎に、各パスの同一受信データ毎に累積加算して合成
するもので、３つのフィンガー（ＦＩＮＧＥＲ０，ＦＩ
ＮＧＥＲ１，ＦＩＮＧＥＲ２）１２ａ，１２ｂ，１２ｃ
と、データ合成回路１４とを備えている。

【００１９】図示例のＲＡＫＥ受信装置１０において、
まず、フィンガー１２ａ，１２ｂ，１２ｃは、マルチパ
スの受信データをそれぞれ復調するもので、復調後の受
信データはデータ合成回路１４に入力される。なお、フ
ィンガーとしては、従来公知の構成のものがいずれも利
用可能である。また、図示例では、３つのパスに対応す
る３つのフィンガー１２ａ，１２ｂ，１２ｃが設けられ
ているが、フィンガーの個数は必要に応じて適宜変更す
ればよい。

【００２０】一方、データ合成回路１４は、いずれかの
フィンガー１２ａ，１２ｂ，１２ｃにより受信データが
復調される毎に、各パスの同一受信データ毎に累積加算
して、フィンガー１２ａ，１２ｂ，１２ｃにより復調さ
れた各パスの同一受信データを合成するもので、セレク
タ１６と、加算器１８と、セレクタ２０と、メモリ（Ｄ
ｕａｌｐｏｒｔＲＡＭ）２２と、２つのアドレスコン
トローラ（ＡＤＤＲＣＴＬ０，１）２４ａ，２４ｂとを
備えている。

【００２１】ここで、セレクタ１６からは、フィンガー
１２ａ，１２ｂ，１２ｃから入力される各パスの受信デ
ータが１つずつ時系列に出力される。また、複数のフィ
ンガーから同時に受信データが入力された場合には、あ
らかじめ設定されているフィンガー１２ａ，１２ｂ，１
２ｃの優先順位に従って、優先順位の高いフィンガーの
受信データから順次選択的に出力される。優先順位は何
ら限定されないが、本実施例では、フィンガー１２ａ，
１２ｂ，１２ｃの順とする。

【００２２】続いて、加算器１８は、セレクタ１６を介
して順次入力される、フィンガー１２ａ，１２ｂ，１２
ｃのいずれかにより復調された各パスの受信データと、
詳細は後述するが、アドレスコントローラ２４ａの制御
によりメモリ２２から読み出される、他のパスの同一受
信データもしくは他の複数のパスの同一受信データを累
積加算したデータとを加算するもので、その出力信号
は、次のセレクタ２０の端子０に入力される。

【００２３】セレクタ２０は、その端子０に入力される
加算器１８の出力信号、または、その端子１に入力され
るセレクタ１６の出力信号を選択的に出力する。フィン
ガー１２ａ，１２ｂ，１２ｃのいずれかにより最初の受
信データが復調された時点で、メモリ２２には、この受
信データと同じ他のパスの受信データは保持されていな
い。この場合、セレクタ２０からはセレクタ１６の出力
信号が出力され、これ以外の場合には加算器１８の出力
信号が出力される。

【００２４】メモリ２２は、アドレスコントローラ２４
ａ，２４ｂの制御により、セレクタ２０の出力信号を保
持するもので、図示例の場合、メモリ２２としてデュア
ルポートＲＡＭが使用されている。アドレスコントロー
ラ２４ａの制御によりメモリ２２から読み出されたデー
タは、前述のように加算器１８に入力され、アドレスコ
ントローラ２４ｂの制御によりメモリ２２から読み出さ
れたデータは、合成後の受信データとして出力される。

【００２５】アドレスコントローラ２４ａ，２４ｂは、
前述のようにメモリ２２の動作を制御するものである。
ここで、アドレスコントローラ２４ａは、セレクタ２０
の出力信号のメモリ２２への書き込み（Ｗ）、および、
加算器１８へ入力されるメモリ２２からのデータの読み
出し（Ｒ）を制御し、アドレスコントローラ２４ｂは、
このＲＡＫＥ受信装置１０からの合成後の受信データと
なるメモリ２２からのデータの読み出し（Ｒ）を制御す
る。

【００２６】なお、本実施例では、メモリ２２としてデ
ュアルポートＲＡＭを使用し、２つのアドレスコントロ
ーラ２４ａ，２４ｂを使用してデュアルポートＲＡＭの
動作を制御しているが、これに限定されず、例えばアド
レスコントローラ２４ａとアドレスコントローラ２４ｂ
との調停機能を付加すれば、メモリ２２としてシングル
ポートＲＡＭも使用可能である。また、１つのアドレス
コントローラでメモリ２２の動作を制御することも可能
である。

【００２７】次に、図２の概念図を参照しながら、本発
明のＲＡＫＥ受信装置１０の動作を説明する。

【００２８】図２に示す例では、フィンガー１２ａ（Ｆ
ＩＮＧＥＲ０）により受信データＤ０，Ｄ１の順に復調
される。また、フィンガー１２ａが受信データＤ１を復
調するタイミングで同時にフィンガー１２ｂ（ＦＩＮＧ
ＥＲ１）により受信データＤ０，Ｄ１の順に復調され、
同じく、フィンガー１２ｂが受信データＤ１を復調する
タイミングで同時にフィンガー１２ｃ（ＦＩＮＧＥＲ
２）により受信データＤ０，Ｄ１の順に復調される。

【００２９】まず、フィンガー１２ａにより受信データ
Ｄ０が復調される。この受信データＤ０は、全てのフィ
ンガー１２ａ，１２ｂ，１２ｃで復調される３つの受信
データＤ０の内の最初の受信データＤ０であるから、メ
モリ２２には、この受信データＤ０と同じ他のパスの受
信データＤ０は保持されいない。従って、この受信デー
タＤ０は、セレクタ１６，２０を介してメモリ２２へ入
力され、アドレスコントローラ２４ａの制御により、そ
のアドレス０に書き込まれる。

【００３０】この時点で、メモリ２２のアドレス０に
は、フィンガー１２ａにより復調された受信データＤ０
が保持される。

【００３１】続いて、フィンガー１２ａにより受信デー
タＤ１が復調されるのと同時に、フィンガー１２ｂによ
り受信データＤ０が復調される。既に述べたように、本
実施例では、フィンガー１２ａ，１２ｂ，１２ｃの順に
優先順位が設定されているので、セレクタ１６からは、
まず、フィンガー１２ａにより復調された受信データＤ
１が出力され、次いでフィンガー１２ｂにより復調され
た受信データＤ０が順次出力される。

【００３２】なお、データ合成回路１４が、受信データ
を合成するのに必要な処理時間は、フィンガー１２ａ，
１２ｂ，１２ｃが受信データを復調するのに必要な処理
時間と比べて非常に短時間である。従って、２つの受信
データが同時に復調された場合に、これらの同時に復調
された受信データを優先順位に従って順番に処理しても
何ら問題は発生しない。また、３つ以上の受信データが
同時に復調された場合も同じである。

【００３３】前述のように、データ合成回路１４によ
り、まず、フィンガー１２ａにより復調された受信デー
タＤ１が処理される。この受信データＤ１は、受信デー
タＤ０の場合と同じように、全てのフィンガー１２ａ，
１２ｂ，１２ｃで復調される３つの受信データＤ１の内
の最初の受信データＤ１であるから、セレクタ２０を介
してメモリ２２へ入力され、アドレスコントローラ２４
ａの制御により、そのアドレス１に書き込まれる。

【００３４】この時点で、メモリ２２のアドレス１に
は、フィンガー１２ａにより復調された受信データＤ１
が保持される。

【００３５】次いで、フィンガー１２ｂにより復調され
た受信データＤ０が処理される。この受信データＤ０
は、最初の受信データＤ０ではないので加算器１８に入
力される。この時同時に、アドレスコントローラ２４ａ
の制御により、メモリ２２のアドレス０に保持されてい
る受信データＤ０が読み出されて加算器１８に入力され
る。そして、両者は、加算器１８により加算され、セレ
クタ２０を介してメモリ２２へ入力され、同じアドレス
０に再度書き込まれる。

【００３６】この時点で、メモリ２２のアドレス０に
は、フィンガー１２ａにより復調された受信データＤ０
と、フィンガー１２ｂにより復調された受信データＤ０
とが加算されたデータが保持される。

【００３７】なお、受信データＤ０と受信データＤ１と
は違うデータなので、それぞれメモリ２２の異なるアド
レス０，１に保持される。また、フィンガー１２ａ，１
２ｂ，１２ｃにより復調される各パスの受信データＤ０
は同じデータなので、累積加算されてメモリ２２の同一
アドレス０に書き込まれる。同じく、フィンガー１２
ａ，１２ｂ，１２ｃにより復調される各パスの受信デー
タＤ１も同じデータなので、累積加算されてメモリ２２
の同一アドレス１に書き込まれる。

【００３８】続いて、フィンガー１２ｂにより受信デー
タＤ１が復調されるのと同時に、フィンガー１２ｃによ
り受信データＤ０が復調される。フィンガー１２ａによ
り受信データＤ１が復調されるのと同時に、フィンガー
１２ｂにより受信データＤ０が復調された場合と同じよ
うに、セレクタ１６からは、まず、フィンガー１２ｂに
より復調された受信データＤ１が出力され、次いでフィ
ンガー１２ｃにより復調された受信データＤ０が順次出
力される。

【００３９】まず、フィンガー１２ｂにより復調された
受信データＤ１が処理される。この受信データＤ１は、
最初の受信データＤ１ではないので加算器１８に入力さ
れ、同時に、アドレスコントローラ２４ａの制御によ
り、メモリ２２のアドレス１に保持されている受信デー
タＤ１が読み出されて加算器１８に入力される。そし
て、両者は、加算器１８により加算され、セレクタ２０
を介してメモリ２２へ入力され、同じアドレス１に再度
書き込まれる。

【００４０】この時点で、メモリ２２のアドレス１に
は、フィンガー１２ａにより復調された受信データＤ１
と、フィンガー１２ｂにより復調された受信データＤ１
とが加算されたデータが保持される。

【００４１】次いで、フィンガー１２ｃにより復調され
た受信データＤ０が処理される。この受信データＤ０も
最初の受信データＤ０ではないので加算器１８に入力さ
れ、同時に、アドレスコントローラ２４ａの制御によ
り、メモリ２２のアドレス０に保持されている受信デー
タＤ０が読み出されて加算器１８に入力される。そし
て、両者は、加算器１８により加算され、セレクタ２０
を介してメモリ２２へ入力され、同じアドレス０に再度
書き込まれる。

【００４２】この時点で、メモリ２２のアドレス０に
は、フィンガー１２ａ，１２ｂ，１２ｃのそれぞれによ
り復調された全ての受信データＤ０が累積加算されたデ
ータが保持される。

【００４３】全ての受信データＤ０が累積加算されたデ
ータがメモリ２２のアドレス０に書き込まれた後、アド
レスコントローラ２４ｂの制御により、メモリ２２のア
ドレス０に保持されている受信データＤ０が読み出さ
れ、合成後の受信データＤ０として出力される。

【００４４】そして最後に、フィンガー１２ｃにより受
信データＤ１が復調される。この受信データＤ１も最初
の受信データＤ１ではないので加算器１８に入力され、
同時に、アドレスコントローラ２４ａの制御により、メ
モリ２２のアドレス１に保持されている受信データＤ１
が読み出されて加算器１８に入力される。そして、両者
は、加算器１８により加算され、セレクタ２０を介して
メモリ２２へ入力され、同じアドレス１に再度書き込ま
れる。

【００４５】この時点で、メモリ２２のアドレス１に
は、フィンガー１２ａ，１２ｂ，１２ｃのそれぞれによ
り復調された全ての受信データＤ１が累積加算されたデ
ータが保持される。

【００４６】全ての受信データＤ１が累積加算されたデ
ータがメモリ２２のアドレス１に書き込まれた後、同じ
くアドレスコントローラ２４ｂの制御により、メモリ２
２のアドレス１に保持されている受信データＤ１が読み
出され、合成後の受信データＤ１として出力される。

【００４７】次に、本発明のＲＡＫＥ受信装置の別の例
を挙げて、例えば複数のフィンガーにより１シンボル時
間当り複数の受信データが復調される場合の時分割処理
について説明する。

【００４８】例えば、基地局等の送信元からＱＰＳＫ
（四相位相偏移変調）方式で変調されたデータが送信さ
れる場合、携帯端末等の受信先では、フィンガーによ
り、１シンボル時間当り、２つの信号Ｉ，Ｑが同時に復
調される。従って、ＱＰＳＫ方式を採用する通信方式の
場合、各々のフィンガーにより同時に２つの受信データ
が復調され、この２つのデータを単位として、フィンガ
ーから復調後の受信データが順次出力される。

【００４９】また、第３世代の移動体通信システムの標
準規格（３ＧＰＰ）では、基地局が最大２つのアンテナ
を用いて下りリンクの信号を送信するダイバーシチ方式
の通信技術が利用される。ダイバーシチ方式のオープン
ループモードの１つであるＳＴＴＤ（時空間送信ダイバ
ーシチ）では、例えば基地局の２つのアンテナからそれ
ぞれ１シンボル時間当り１つのデータ、すなわち、１シ
ンボル時間当り合計２つのデータが携帯端末に対して送
信される。

【００５０】また、これらの２つのアンテナから送信さ
れるデータの内の一方は、例えばデータがそのままの状
態で送信され、他方は、２シンボル時間分のデータの順
序を時間的に入れ替え、正負を反転し、複素共役の処理
を施した状態で送信される。従って、携帯端末では、２
つのアンテナから１シンボル時間分の２つのデータを受
信した時点ではデータの復調を行うことができず、２シ
ンボル時間分の合計４つのデータを受信した時点でデー
タの復調が可能となる。

【００５１】従って、３ＧＰＰのＳＴＴＤの場合、各々
のフィンガーにより同時に４つの受信データが復調さ
れ、この４つのデータを単位として、フィンガーから復
調後の受信データが順次出力される。以下の説明では、
前述の３ＧＰＰのＳＴＴＤの場合のように、例えば４つ
のフィンガーにより、２シンボル時間当り４つ（１シン
ボル時間当り２つ）の受信データが同時に復調される場
合を例に挙げて説明する。

【００５２】図３は、本発明のＲＡＫＥ受信装置の別の
実施例の構成概略図である。同図に示すＲＡＫＥ受信装
置３０は、図１のＲＡＫＥ受信装置１０において、さら
に、フィンガーにより復調された受信データをデータ合
成回路へ出力するタイミングを調整するようにしたもの
で、４つのフィンガー（ＦＩＮＧＥＲ０，ＦＩＮＧＥＲ
１，ＦＩＮＧＥＲ２，ＦＩＮＧＥＲ３）３２ａ，３２
ｂ，３２ｃ，３２ｄと、タイミング調整回路３４と、デ
ータ合成回路３６とを備えている。

【００５３】図３に示すＲＡＫＥ受信装置３０におい
て、まず、フィンガー３２ａ，３２ｂ，３２ｃ，３２ｄ
は、図１に示すフィンガー１２ａ，１２ｂ，１２ｃと比
べて、その個数が３個から４個に変更されている点が違
うだけである。なお、フィンガーの個数は２個以上であ
ればよく、何ら限定はない。これらのフィンガー３２
ａ，３２ｂ，３２ｃ，３２ｄから出力される復調後の受
信データは、タイミング調整回路３４に入力される。

【００５４】タイミング調整回路３４は、フィンガー３
２ａ，３２ｂ，３２ｃ，３２ｄから入力される復調後の
各パスの受信データをデータ合成回路３６へ出力するタ
イミングを調整するもので、各々のフィンガー３２ａ，
３２ｂ，３２ｃ，３２ｄに対応する４つのＦＩＦＯ（Fi
rst-In First-Out）３８ａ，３８ｂ，３８ｃ，３８ｄを
備えている。なお、タイミング調整回路３４はＦＩＦＯ
に限定されず、デュアルポートＲＡＭやレジスタファイ
ル等の他のメモリ回路を使用してもよい。

【００５５】また、データ合成回路３６は、タイミング
調整回路３４から、フィンガー３２ａ，３２ｂ，３２
ｃ，３２ｄにより復調された受信データが供給される毎
に、各パスの同一受信データ毎に累積加算して、各々の
フィンガー３２ａ，３２ｂ，３２ｃ，３２ｄにより復調
された各パスの同一受信データを合成するもので、セレ
クタ（プライオリティエンコーダ）４０と、加算器４２
と、メモリ４４と、制御回路４６とを備えている。

【００５６】ここで、加算器４２には、セレクタ４０と
メモリ４４の出力信号が入力され、加算器４２の出力信
号はメモリ４４に入力されている。また、メモリ４４か
らは、合成後の受信データが出力されている。制御回路
４６には、タイミング調整回路３４からリクエスト信号
ＲＥＱが入力され、制御回路４６からは、制御信号ＣＴ
Ｌ１，ＣＴＬ２がセレクタ４０およびメモリ４４へ出力
され、アクノリッジ信号ＡＣＫがタイミング調整回路３
４へ出力されている。

【００５７】データ合成回路３６は、図１に示すデータ
合成回路１４と比べて、セレクタ２０に相当する構成要
素を設けていない点、メモリ４４が、その各アドレスの
データを初期化する機能を備えている点、制御回路４６
が、図１に示すデータ合成回路１４のアドレスコントロ
ーラ２４ａ，２４ｂの機能に加えて、前述のタイミング
調整回路３４との間でハンドシェイクにより受信データ
を受け取る処理を制御する機能を備えている点で相違す
る。

【００５８】データ合成回路３６では、各パスの同一受
信データ毎に累積加算を開始する前に、制御回路４６か
らメモリ４４に対して制御信号ＣＴＬ２が与えられ、メ
モリ４４の対応するアドレスに保持されているデータが
初期化（例えば、‘０’に設定）される。累積加算を行
うに際し、同一受信データの内の最初の受信データとメ
モリ４４に保持されている初期化後のデータが加算さ
れ、これが再度メモリ４４の対応するアドレスに保持さ
れる。

【００５９】データ合成回路３６では、前述のように、
メモリ４４が各アドレスに保持されているデータを初期
化する機能を備えるようにしたが、これに限定されず、
図１に示すデータ合成回路１４のセレクタ２０に相当す
る構成により、本機能を達成するようにしていも良い。
なお、データ合成回路３６の動作は、タイミング調整回
路３４との間の処理の制御を除いて、図１に示すデータ
合成回路１４の動作と同じであるから、ここでは、その
詳細な説明は省略する。

【００６０】次に、図３に示すＲＡＫＥ受信装置３０の
動作を説明する。まず、図４のタイミングチャートを参
照しながら、タイミング調整回路３４の内の１つのＦＩ
ＦＯ３８ａに着目してＲＡＫＥ受信装置３０の動作を説
明する。以下の説明では、図４のタイミングチャートに
示すように、フィンガー３２ａからＦＩＦＯ３８ａに対
し、４つのデータを単位として、復調後の受信データＤ
０〜３，Ｄ４〜７，…の順に順次入力されるものとす
る。

【００６１】データ合成回路３６は、信号ＲＥＳＥＴＮ
のロウレベルによりリセットされ、初期化される。ま
た、データ合成回路３６では、各パスの同一受信データ
毎に累積加算を開始する前に、前述のように、制御回路
４６からメモリ４４に対して制御信号ＣＴＬ２が与えら
れ、これに応じて、メモリ４４の対応するアドレスのデ
ータが初期化される。ここでは、メモリ４４の各アドレ
スのデータは‘０’に初期化されるものとする。

【００６２】まず、フィンガー３２ａから復調後の受信
データＤ０（ＤＩＮ０）がＦＩＦＯ３８ａに対して入力
されると、この受信データＤ０は、ＦＩＦＯ３２ａのラ
イトアドレスＷＡ０に保持される。その後、ストローブ
信号ＳＴＢが出力され、その立ち下がりのタイミングで
ライトアドレスＷＡ０がインクリメントされてライトア
ドレスＷＡ１になると共に、リクエスト信号ＲＥＱ０が
ハイレベルとなり、リクエスト信号ＲＥＱもハイレベル
になる。

【００６３】ここで、リクエスト信号ＲＥＱ０〜３は、
４つの受信データ（例えば、Ｄ０〜Ｄ３）の内の１〜４
番目の受信データにそれぞれ対応する信号であり、ＦＩ
ＦＯ３８ａに、データ合成回路３６によって累積加算さ
れるべき新規の受信データが保持されていることを表
す。また、リクエスト信号ＲＥＱは、これらのリクエス
ト信号ＲＥＱ０〜３のＯＲ（論理和）信号であり、図３
に示すように、データ合成回路３６の制御回路４６に対
して与えられる。

【００６４】ＦＩＦＯ３８ａからリクエスト信号ＲＥＱ
が与えられると、制御回路４６からセレクタ４０に対し
て制御信号ＣＴＬ１が与えられる。これに応じて、ＦＩ
ＦＯ３８ａのリードアドレスＲＡ０から読み出された受
信データＤ０（ＤＯＵＴ０）がセレクタ４０から選択出
力され、加算器４２により、メモリ４４の対応するアド
レスに保持されている初期化後のデータ‘０’が加算さ
れ、その加算結果、すなわち、データＤ０が再度メモリ
４４の同一アドレスに保持される。

【００６５】メモリ４４への加算結果の書き込み（すな
わち、受信データＤ０の累積加算）が完了すると、制御
回路４６からＦＩＦＯ３８ａに対してアクノリッジ信号
ＡＣＫが与えられる。これに応じて、ＦＩＦＯ３８ａで
は、アクノリッジ信号ＡＣＫの立ち下がりのタイミング
で、ＦＩＦＯ３８ａのリードアドレスＲＡ０がインクリ
メントされてリードアドレスＲＡ１になると共に、リク
エスト信号ＲＥＱ０がロウレベルに戻される。

【００６６】以下同様にして、４つのデータ、図４のタ
イミングチャートでは、データＤ０〜３の内の残りのデ
ータＤ１〜３が、ＦＩＦＯ３８ａのライトアドレスＷＡ
１〜３にそれぞれ保持され、それぞれリードアドレスＲ
Ａ１〜３から読み出され、データ合成回路３６におい
て、各パスの同一受信データ毎に累積加算される。ま
た、次の４つのデータ、図４の例では、データＤ４〜
７，…についても同様に順次処理される。

【００６７】続いて、図５および図６のタイミングチャ
ートを参照して、タイミング調整回路３４の４つのＦＩ
ＦＯ３８ａ，３８ｂ，３８ｃ，３８ｄの相互関係に着目
してＲＡＫＥ受信装置３０の動作を説明する。同様に、
フィンガー３２ａ，３２ｂ，３２ｃ，３２ｄから各々対
応するＦＩＦＯ３８ａ，３８ｂ，３８ｃ，３８ｄに対し
て同時に、それぞれ４つのデータを単位として、復調後
の受信データＤ０〜３，Ｄ４〜７，…の順に順次入力さ
れるものとする。

【００６８】ここで、図３のＲＡＫＥ受信装置３０では
図示を簡略化しているが、リクエスト信号ＲＥＱは、各
々のＦＩＦＯ３８ａ，３８ｂ，３８ｃ，３８ｄから制御
回路４６に対してそれぞれ入力されている。また、アク
ノリッジ信号ＡＣＫも、制御回路４６から、各々のＦＩ
ＦＯ３８ａ，３８ｂ，３８ｃ，３８ｄに対してそれぞれ
入力されてており、ＦＩＦＯ３８ａ，３８ｂ，３８ｃ，
３８はそれぞれ独立したタイミングで動作する。

【００６９】図５および図６のタイミングチャートで
は、ＦＩＦＯ３８ａ，３８ｂ，３８ｃ，３８ｄから制御
回路４６に対して与えられるリクエスト信号をそれぞれ
Ｆ０＿ＲＲＥＱ，Ｆ１＿ＲＲＥＱ，Ｆ２＿ＲＲＥＱ，Ｆ
３＿ＲＲＥＱとする。また、制御回路４６からそれぞれ
のＦＩＦＯ３８ａ，３８ｂ，３８ｃ，３８ｄに対して与
えられるアクノリッジ信号をそれぞれＦ０＿ＲＡＣＫ，
Ｆ１＿ＲＡＣＫ，Ｆ２＿ＲＡＣＫ，Ｆ３＿ＲＡＣＫとす
る。

【００７０】また、ＦＩＦＯ３８ａ，３８ｂ，３８ｃ，
３８ｄのリードアドレスをそれぞれＦ０＿ＡＤＤＲ，Ｆ
１＿ＡＤＤＲ，Ｆ２＿ＡＤＤＲ，Ｆ３＿ＡＤＤＲとす
る。また、メモリ４４のアドレスをＭＥＭ＿ＡＤＤＲ、
メモリ４４へのデータの書き込みを制御するライト信号
をＭＥＭ＿ＷＲＮとする。また、処理の基準となるクロ
ック信号をＣＬＫとし、制御回路４６の遷移状態を表す
ステート信号をＳＴＡＴＥとする。

【００７１】なお、それぞれのＦＩＦＯ３８ａ，３８
ｂ，３８ｃ，３８ｄから制御回路４６に対してリクエス
ト信号Ｆ０〜３＿ＲＲＥＱが同時に与えられた場合、制
御回路４６は、あらかじめ設定されているフィンガー３
２ａ，３２ｂ，３２ｃ，３２ｄの優先順位に従って、優
先順位の高いフィンガーの受信データから順次処理する
よう制御する。優先順位は何ら限定されないが、本実施
例では、フィンガー３２ａ，３２ｂ，３２ｃ，３２ｄの
順とする。

【００７２】また、リクエスト信号Ｆ０〜３＿ＲＲＥＱ
が同時に与えられた場合、制御回路４６は、あらかじめ
設定されている受信データの優先順位に従って、優先順
位の高い受信データから順次処理するよう制御する。受
信データの優先順位は何ら限定されないが、本実施例で
は、例えば受信データＤ０〜Ｄ３の順とする。なお、フ
ィンガー３２ａ，３２ｂ，３２ｃ，３２ｄの優先順位
と、受信データＤ０〜Ｄ３の優先順位のどちらを優先し
てもよい。

【００７３】まず、図５のタイミングチャートを参照
し、フィンガー３２ａ，３２ｂ，３２ｃ，３２ｄの優先
順位を優先して、フィンガー３２ａの復調後の受信デー
タＤ０〜３、フィンガー３２ｂの復調後の受信データＤ
０〜３、フィンガー３２ｃの復調後の受信データＤ０〜
３、フィンガー３２ｄの復調後の受信データＤ０〜３、
…の順に、復調後の受信データを処理する場合の動作を
説明する。

【００７４】フィンガー３２ａ，３２ｂ，３２ｃ，３２
ｄの復調後の受信データＤ０〜３が各々対応するＦＩＦ
Ｏ３８ａ，３８ｂ，３８ｃ，３８ｄに順次入力され、保
持されると、図５のタイミングチャートに示すように、
それぞれのＦＩＦＯ３８ａ，３８ｂ，３８ｃ，３８ｄか
ら制御回路４６に対して出力されるリクエスト信号Ｆ０
＿ＲＲＥＱ，Ｆ１＿ＲＲＥＱ，Ｆ２＿ＲＲＥＱ，Ｆ３＿
ＲＲＥＱが同時にハイレベルになる。

【００７５】制御回路４６は、まず、ステート信号ＳＴ
ＡＴＥに示すようにＦ０のステートとなる。これに応じ
て、ＦＩＦＯ３８ａのリードアドレスＦ０＿ＡＤＤＲ＝
０から読み出された受信データＤ０と、これに対応する
メモリ４４のアドレスＭＥＭ＿ＡＤＤＲ＝０に保持され
ているデータ（初期化後のデータ、例えば‘０’）とが
加算され、ライト信号ＭＥＭ＿ＷＲＮの立ち下がりのタ
イミングで、メモリ４４の同一アドレスＭＥＭ＿ＡＤＤ
Ｒ＝０に保持される。

【００７６】その後、制御回路４６からＦＩＦＯ３８ａ
に対してアクノリッジ信号Ｆ０＿ＲＡＣＫが与えられ、
その立ち下がりのタイミングでＦＩＦＯ３８ａのリード
アドレスＦ０＿ＡＤＤＲ＝１にインクリメントされる。
また、以後同様にして、ＦＩＦＯ３８ａのリードアドレ
スＦ０＿ＡＤＤＲ＝１〜３から読み出された受信データ
Ｄ１〜３が処理（累積加算）され、メモリ４４のアドレ
スＭＥＭ＿ＡＤＤＲ＝１〜３に保持される。

【００７７】ここで、ＦＩＦＯ３８ａの受信データＤ０
〜３の処理が終了して、ＦＩＦＯ３８ａからのリクエス
ト信号Ｆ０＿ＲＲＥＱがロウレベルになると、制御回路
４６は、Ｆ０からＦ１のステートに遷移する。この場
合、図５のタイミングチャートに示すように、ＦＩＦＯ
３８ａのリクエスト信号Ｆ０＿ＲＲＥＱがロウレベル、
かつ、ＦＩＦＯ３８ｂのリクエスト信号Ｆ１＿ＲＲＥＱ
がハイレベルであることを確認して、Ｆ１のステートに
遷移するために１クロックを必要とする。

【００７８】そして、以後同様にして、ＦＩＦＯ３８ｂ
の受信データＤ０〜３、ＦＩＦＯ３８ｃの受信データＤ
０〜３、ＦＩＦＯ３８ｄの受信データＤ０〜３、…の順
に処理が行われる。

【００７９】ここで、本実施例のように、４つのフィン
ガー３２ａ，３２ｂ，３２ｃ，３２ｄを備えている場
合、最大４つ全てのパスの受信データが同時に復調され
る場合もあり得る。従って、２シンボル時間毎に、最大
１６個（＝４データ×４フィンガー）の受信データを順
次累積加算する必要がある。この場合、１回の累積加算
毎に、メモリ４４のリード／ライトで２クロック必要で
あるから、その処理に必要となる最小クロック数は３２
クロックである。

【００８０】これに対し、図５に示す例の場合、１つの
受信データを処理するために、メモリ４４からのデータ
のリードに１クロック、メモリ４４へのデータのライト
に１クロックがそれぞれ必要であり、合計２クロックが
必要である。また、フィンガーから次のフィンガーに制
御回路４６のステートを変更するために１クロックが必
要であるため、１つのフィンガー毎に９クロック、フィ
ンガー４つ分で合計３６クロックの処理時間が必要であ
る。

【００８１】従って、図５のタイミングチャートに示す
例の場合、前述のように、最小の３２クロックよりも４
クロック多いので、例えば２シンボル時間≧３６クロッ
クとなるようにクロック信号ＣＬＫの周波数を上げ、こ
れに応じて、ＦＩＦＯ３８ａ，３８ｂ，３８ｃ，３８ｄ
の段数も、例えば５段にすればよい。

【００８２】続いて、図６のタイミングチャートを参照
し、受信データＤ０〜Ｄ３の優先順位を優先して、フィ
ンガー３２ａ，３２ｂ，３２ｃ，３２ｄの復調後の受信
データＤ０、フィンガー３２ａ，３２ｂ，３２ｃ，３２
ｄの復調後の受信データＤ１、フィンガー３２ａ，３２
ｂ，３２ｃ，３２ｄの復調後の受信データＤ２、フィン
ガー３２ａ，３２ｂ，３２ｃ，３２ｄの復調後の受信デ
ータＤ３、…の順に、復調後の受信データを処理する場
合の動作を説明する。

【００８３】フィンガー３２ａ，３２ｂ，３２ｃ，３２
ｄの復調後の受信データＤ０〜３が各々対応するＦＩＦ
Ｏ３８ａ，３８ｂ，３８ｃ，３８ｄに順次入力され、保
持されると、図６のタイミングチャートに示すように、
それぞれのＦＩＦＯ３８ａ，３８ｂ，３８ｃ，３８ｄか
ら制御回路４６に対して出力されるリクエスト信号Ｆ０
＿ＲＲＥＱ，Ｆ１＿ＲＲＥＱ，Ｆ２＿ＲＲＥＱ，Ｆ３＿
ＲＲＥＱが同時にハイレベルになる。

【００８４】まず、制御回路４６はＦ０のステートとな
る。これに応じて、ＦＩＦＯ３８ａのリードアドレスＦ
０＿ＡＤＤＲ＝０から読み出された受信データＤ０と、
これに対応するメモリ４４のアドレスＭＥＭ＿ＡＤＤＲ
＝０に保持されているデータ（初期化後のデータ、例え
ば‘０’）とが加算され、ライト信号ＭＥＭ＿ＷＲＮの
立ち下がりのタイミングで、メモリ４４の同一アドレス
ＭＥＭ＿ＡＤＤＲ＝０に保持される。

【００８５】その後、制御回路４６からＦＩＦＯ３８ａ
に対してアクノリッジ信号Ｆ０＿ＲＡＣＫが与えられ、
その立ち下がりのタイミングでＦＩＦＯ３８ａのリード
アドレスＦ０＿ＡＤＤＲ＝１にインクリメントされる。
また、制御回路４６では、フィンガー３２ａの優先順位
が最下位（最後）の順位とされ、これに応じて、フィン
ガー３２ｂが自動的に最優先の順位に設定され、制御回
路４６はＦ１のステートになる。

【００８６】すなわち、図６に示す例の場合、フィンガ
ーから次のフィンガーに制御回路４６のステートを変更
するために、図５に示す例のように１クロックを必要と
しないという利点がある。なお、ステートマシン等の論
理機能の記述言語を使用して制御回路４６の論理設計を
行う場合、処理終了後に、各フィンガー３２ａ，３２
ｂ，３２ｃ，３２ｄの優先順位を最下位に変更するよう
に記述するだけでよく、非常に簡単であるという利点も
ある。

【００８７】以後同様にして、ＦＩＦＯ３８ｂ，３８
ｃ，３８ｄの受信データＤ０が処理される。また、ＦＩ
ＦＯ３８ａ，３８ｂ，３８ｃ，３８ｄの受信データＤ
１、ＦＩＦＯ３８ａ，３８ｂ，３８ｃ，３８ｄの受信デ
ータＤ２、ＦＩＦＯ３８ａ，３８ｂ，３８ｃ，３８ｄの
受信データＤ３の順に処理が行われ、ＦＩＦＯ３８ａ，
３８ｂ，３８ｃ，３８ｄの受信データＤ３の処理が終了
すると、各々対応するリクエスト信号Ｆ０〜３＿ＲＲＥ
Ｑはロウレベルになる。

【００８８】図６に示す例の場合、１つの受信データを
処理するために、メモリ４４からのデータのリードに１
クロック、メモリ４４へのデータのライトに１クロック
がそれぞれ必要であり、合計２クロックが必要である。
また、フィンガーから次のフィンガーに制御回路４６の
ステートを変更するために１クロックが必要ないため、
１つのフィンガー毎に８クロック、フィンガー４つ分で
合計３２クロックという最小クロック数の時間で処理を
完了することができる。

【００８９】従って、図６に示す例の場合、最小の３２
クロックで処理を完了することができるので、２シンボ
ル時間＝３２クロックとなるように、クロック信号ＣＬ
Ｋの周波数を下げることができ、図５に示す例の場合よ
りも消費電力を削減することができる。また、本実施例
の場合、ＦＩＦＯ３８ａ，３８ｂ，３８ｃ，３８ｄの段
数を最小の４段とすることができるので、ＦＩＦＯに係
る回路規模を最小限に抑えることができるという利点も
ある。

【００９０】なお、上記動作説明では、３ＧＰＰのＳＴ
ＴＤの場合のように、４つの受信データを単位として、
フィンガー３２ａ，３２ｂ，３２ｃ，３２ｄからＦＩＦ
Ｏ３８ａ，３８ｂ，３８ｃ，３８ｄへ受信データが順次
入力される場合を例に挙げて説明したが、本発明はこれ
に限定されず、フィンガーからＦＩＦＯに対して、１つ
の受信データを１単位としてもよいし、２つ以上のいく
つの受信データを１単位として入力してもよい。

【００９１】本発明のＲＡＫＥ受信装置は、基本的に以
上のようなものである。なお、データ合成回路１４，３
６の構成は図示例のものに限定されず、同じ機能を実現
する他の回路構成のものであってもよい。以上、本発明
のＲＡＫＥ受信装置について詳細に説明したが、本発明
は上記実施例に限定されず、本発明の主旨を逸脱しない
範囲において、種々の改良や変更をしてもよいのはもち
ろんである。

【００９２】

【発明の効果】以上詳細に説明した様に、本発明のＲＡ
ＫＥ受信装置は、データ合成回路により、複数のフィン
ガーの内のいずれかのフィンガーにより受信データが復
調される毎に、各パスの同一受信データ毎に累積加算し
て合成する、あるいは、タイミング調整回路から複数の
フィンガーにより復調された各パスの受信データが供給
される毎に、各パスの同一受信データ毎に累積加算して
合成するようにしたものである。これにより、本発明の
ＲＡＫＥ受信装置によれば、従来のものと比較して、Ｒ
ＡＫＥ合成に必要なメモリ量を（１／フィンガーの個
数）程度まで削減することができるので、その回路規模
を削減することができ、その消費電力を低減することが
できる。

【図面の簡単な説明】

【図１】本発明のＲＡＫＥ受信装置の一実施例の構成
概略図である。

【図２】各フィンガーにより復調された受信データの
タイミングを表す一実施例の概念図である。

【図３】本発明のＲＡＫＥ受信装置の別の実施例の構
成概略図である。

【図４】ＦＩＦＯの動作を表す一実施例のタイミング
チャートである。

【図５】図３に示すＲＡＫＥ受信装置の動作を表す一
実施例のタイミングチャートである。

【図６】図３に示すＲＡＫＥ受信装置の動作を表す別
の実施例のタイミングチャートである。

【符号の説明】

１０，３０ＲＡＫＥ受信装置１２ａ，１２ｂ，１２ｃ，３２ａ，３２ｂ，３２ｃ，３
２ｄフィンガー１４，３６データ合成回路１６，２０，４０セレクタ１８，４２加算器２２，４４メモリ２４ａ，２４ｂアドレスコントローラ３４タイミング調整回路３８ａ，３８ｂ，３８ｃ，３８ｄＦＩＦＯ４６制御回路

Claims

【特許請求の範囲】

【請求項１】マルチパスの受信データを復調する複数の
フィンガーと、この複数のフィンガーにより復調された
各パスの受信データを合成するデータ合成回路とを備
え、前記データ合成回路は、前記複数のフィンガーの内のい
ずれかのフィンガーにより前記各パスの受信データが復
調される毎に、各パスの同一受信データ毎に累積加算し
て合成することを特徴とするＲＡＫＥ受信装置。
【請求項２】マルチパスの受信データを復調する複数の
フィンガーと、この複数のフィンガーにより復調された
各パスの受信データを合成するデータ合成回路と、前記
複数のフィンガーにより復調された各パスの受信データ
を前記データ合成回路へ供給するタイミングを調整する
タイミング調整回路とを備え、前記タイミング調整回路は、前記複数のフィンガーによ
り復調された各パスの受信データを保持し、前記データ合成回路は、前記タイミング調整回路から前
記複数のフィンガーにより復調された各パスの受信デー
タが供給される毎に、各パスの同一受信データ毎に累積
加算して合成することを特徴とするＲＡＫＥ受信装置。
【請求項３】前記データ合成回路は、前記複数のフィン
ガーにより共用される１つのメモリを備え、前記複数のフィンガーにより各パスの受信データが復調
される毎に、各々対応する前記メモリのアドレスから累
積加算されたデータが読み出され、復調後の前記各パス
の同一受信データと加算された後、各々対応する前記メ
モリの同一アドレスへ書き込まれることを特徴とする請
求項１または２に記載のＲＡＫＥ受信装置。
【請求項４】前記複数のフィンガーには、あらかじめ優
先順位が設定されており、前記データ合成回路は、前記複数のフィンガーにより復
調された各パスの同一受信データを１つずつ時系列に累
積加算し、同時に２つ以上の復調後の前記各パスの受信
データが入力されると、前記優先順位に従って、当該復
調後の各パスの受信データを同一受信データ毎に順次累
積加算することを特徴とする請求項１〜３のいずれかに
記載のＲＡＫＥ受信装置。
【請求項５】マルチパスの受信データを復調する複数の
フィンガーと、この複数のフィンガーにより復調された
各パスの受信データを合成するデータ合成回路と、前記
複数のフィンガーにより復調された各パスの受信データ
を前記データ合成回路へ供給するタイミングを調整する
タイミング調整回路とを備え、前記複数のフィンガーは、１シンボル時間当り複数の受
信データを復調し、前記タイミング調整回路は、前記複数のフィンガーによ
り復調された各パスの複数の受信データを保持し、前記データ合成回路は、前記タイミング調整回路から前
記複数のフィンガーにより復調された各パスの受信デー
タが供給される毎に、各パスの同一受信データ毎に累積
加算して合成することを特徴とするＲＡＫＥ受信装置。
【請求項６】前記データ合成回路は、前記複数のフィン
ガーにより共用される１つのメモリを備え、前記タイミング調整回路から前記複数のフィンガーによ
り復調された各パスの受信データが供給される毎に、各
々対応する前記メモリのアドレスから累積加算されたデ
ータが読み出され、復調後の前記各パスの同一受信デー
タと加算された後、各々対応する前記メモリの同一アド
レスへ書き込まれることを特徴とする請求項５に記載の
ＲＡＫＥ受信装置。
【請求項７】前記複数のフィンガーおよび前記複数の受
信データには、あらかじめ各々優先順位が設定されてお
り、前記データ合成回路は、前記タイミング調整回路から各
パスの受信データを受け取って１つずつ時系列に累積加
算し、前記タイミング調整回路に２つ以上の復調後の前
記各パスの受信データが保持されると、前記複数のフィ
ンガーの同一優先順位の受信データを前記フィンガーの
優先順位に従って前記タイミング調整回路から順次受け
取ることを前記受信データの優先順位に従って順次行
い、この復調後の各パスの受信データを同一受信データ
毎に順次累積加算することを特徴とする請求項５または
６に記載のＲＡＫＥ受信装置。