JP2002290281A - Rake受信装置 - Google Patents

Rake受信装置

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JP2002290281A
JP2002290281A JP2001237578A JP2001237578A JP2002290281A JP 2002290281 A JP2002290281 A JP 2002290281A JP 2001237578 A JP2001237578 A JP 2001237578A JP 2001237578 A JP2001237578 A JP 2001237578A JP 2002290281 A JP2002290281 A JP 2002290281A
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JP2001237578A
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Takaharu Sato
孝晴 佐藤
Hisashi Kondo
恒 金銅
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JFE Steel Corp
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Kawasaki Steel Corp
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    • H04B1/00Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69Spread spectrum techniques
    • H04B1/707Spread spectrum techniques using direct sequence modulation
    • H04B1/7097Interference-related aspects
    • H04B1/711Interference-related aspects the interference being multi-path interference
    • H04B1/7115Constructive combining of multi-path signals, i.e. RAKE receivers
    • H04B1/7117Selection, re-selection, allocation or re-allocation of paths to fingers, e.g. timing offset control of allocated fingers
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  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
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  • Mobile Radio Communication Systems (AREA)

Abstract

(57)【要約】 【課題】RAKE受信装置の回路規模を削減し、消費電
力を低減する。 【解決手段】マルチパスの受信データを復調する複数の
フィンガーと、この複数のフィンガーにより復調された
各パスの受信データを合成するデータ合成回路とを備え
ている。データ合成回路は、複数のフィンガーの内のい
ずれかのフィンガーにより受信データが復調される毎
に、各パスの同一受信データ毎に累積加算して合成す
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、スペクトル拡散方
式を利用した移動通信システムで用いられるRAKE受
信装置に関するものである。
【0002】
【従来の技術】スペクトル拡散方式は、変調し拡散した
データ(信号)を送信側から送信し、受信側で受信した
データを逆拡散し復調してデータを送受信する通信方式
である。このスペクトル拡散方式を利用した通信方式で
は、データの周波数スペクトルが広帯域に拡散されるの
で、耐干渉性や通信の秘匿性に優れ、同一周波数帯のチ
ャンネルを多数の利用者が共用可能であることなどか
ら、近年、携帯電話等の移動通信システムで広く利用さ
れている。
【0003】このスペクトル拡散方式を利用した通信方
式には、例えばCDMA(Code Division Multiple Acc
ess:符号分割多元接続)方式等がある。
【0004】ところで、移動体通信では、携帯電話等の
端末と基地局との間は電波により無線通信される。この
時、電波は、直線的に到達したり、例えばビル等の建物
に反射して到達するので、受信側は、複数の経路(マル
チパス)を経て送信された複数の信号を受信することに
なる。これらの電波は、送信距離の違いにより時間差
(位相差)があるため、位相が一致している時には強め
合い、位相がずれている時には弱め合うフェージングと
いう現象が発生する。
【0005】これに対し、スペクトル拡散方式を利用し
た移動通信システムでは、マルチパスの受信データを合
成して通信品質を向上させるRAKE受信方式という手
法が用いられている。このRAKE受信方式を採用する
RAKE受信装置では、対応するパス数分の複数のフィ
ンガーを設け、各々のフィンガーで受信データを復調
し、受信データの位相差を補正した後、位相差補正後の
各パスの受信データが合成される。
【0006】このRAKE受信方式を採用する従来技術
には、例えば特開平10−209919号公報に開示の
受信装置及び受信方法、並びに携帯電話システムの端末
装置や、特開平11−331124号公報に開示のCD
MA方式通信機等がある。
【0007】これらの公報に開示されたRAKE受信装
置は、いずれも複数のフィンガーに対して、受信データ
を格納するためのメモリが各々1つずつ設けられてい
る。各々のフィンガーにより復調された各パスの受信デ
ータは各々対応するメモリに保持され、最も時間的に遅
いパスの受信データがメモリに格納された後、全てのメ
モリから同一の受信データが読み出され、これらの全て
のパスの同一受信データを加算することにより合成され
る。
【0008】従って、従来のRAKE受信装置では、フ
ィンガー毎にメモリを使用するため、使用するメモリ量
が多く、回路規模が大きいし、その結果、消費電力も大
きいという問題点があった。
【0009】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、回路規模を削減し、
消費電力を低減することができるRAKE受信装置を提
供することにある。
【0010】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、マルチパスの受信データを復調する複数
のフィンガーと、この複数のフィンガーにより復調され
た各パスの受信データを合成するデータ合成回路とを備
え、前記データ合成回路は、前記複数のフィンガーの内
のいずれかのフィンガーにより前記各パスの受信データ
が復調される毎に、各パスの同一受信データ毎に累積加
算して合成することを特徴とするRAKE受信装置を提
供するものである。
【0011】また、本発明は、マルチパスの受信データ
を復調する複数のフィンガーと、この複数のフィンガー
により復調された各パスの受信データを合成するデータ
合成回路と、前記複数のフィンガーにより復調された各
パスの受信データを前記データ合成回路へ供給するタイ
ミングを調整するタイミング調整回路とを備え、前記タ
イミング調整回路は、前記複数のフィンガーにより復調
された各パスの受信データを保持し、前記データ合成回
路は、前記タイミング調整回路から前記複数のフィンガ
ーにより復調された各パスの受信データが供給される毎
に、各パスの同一受信データ毎に累積加算して合成する
ことを特徴とするRAKE受信装置を提供する。
【0012】ここで、前記データ合成回路は、前記複数
のフィンガーにより共用される1つのメモリを備え、前
記複数のフィンガーにより各パスの受信データが復調さ
れる毎に、各々対応する前記メモリのアドレスから累積
加算されたデータが読み出され、復調後の前記各パスの
同一受信データと加算された後、各々対応する前記メモ
リの同一アドレスへ書き込まれるのが好ましい。
【0013】また、前記複数のフィンガーには、あらか
じめ優先順位が設定されており、前記データ合成回路
は、前記複数のフィンガーにより復調された各パスの同
一受信データを1つずつ時系列に累積加算し、同時に2
つ以上の復調後の前記各パスの受信データが入力される
と、前記優先順位に従って、当該復調後の各パスの受信
データを同一受信データ毎に順次累積加算するのが好ま
しい。
【0014】また、本発明は、マルチパスの受信データ
を復調する複数のフィンガーと、この複数のフィンガー
により復調された各パスの受信データを合成するデータ
合成回路と、前記複数のフィンガーにより復調された各
パスの受信データを前記データ合成回路へ供給するタイ
ミングを調整するタイミング調整回路とを備え、前記複
数のフィンガーは、1シンボル時間当り複数の受信デー
タを復調し、前記タイミング調整回路は、前記複数のフ
ィンガーにより復調された各パスの複数の受信データを
保持し、前記データ合成回路は、前記タイミング調整回
路から前記複数のフィンガーにより復調された各パスの
受信データが供給される毎に、各パスの同一受信データ
毎に累積加算して合成することを特徴とするRAKE受
信装置を提供する。
【0015】ここで、前記データ合成回路は、前記複数
のフィンガーにより共用される1つのメモリを備え、前
記タイミング調整回路から前記複数のフィンガーにより
復調された各パスの受信データが供給される毎に、各々
対応する前記メモリのアドレスから累積加算されたデー
タが読み出され、復調後の前記各パスの同一受信データ
と加算された後、各々対応する前記メモリの同一アドレ
スへ書き込まれるのが好ましい。
【0016】また、前記複数のフィンガーおよび前記複
数の受信データには、あらかじめ各々優先順位が設定さ
れており、前記データ合成回路は、前記タイミング調整
回路から各パスの受信データを受け取って1つずつ時系
列に累積加算し、前記タイミング調整回路に2つ以上の
復調後の前記各パスの受信データが保持されると、前記
複数のフィンガーの同一優先順位の受信データを前記フ
ィンガーの優先順位に従って前記タイミング調整回路か
ら順次受け取ることを前記受信データの優先順位に従っ
て順次行い、この復調後の各パスの受信データを同一受
信データ毎に順次累積加算するのが好ましい。
【0017】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のRAKE受信装置を詳細に説
明する。
【0018】図1は、本発明のRAKE受信装置の一実
施例の構成概略図である。同図に示すRAKE受信装置
10は、RAKE受信方式により、複数のフィンガーの
内のいずれかのフィンガーにより受信データが復調され
る毎に、各パスの同一受信データ毎に累積加算して合成
するもので、3つのフィンガー(FINGER0,FI
NGER1,FINGER2)12a,12b,12c
と、データ合成回路14とを備えている。
【0019】図示例のRAKE受信装置10において、
まず、フィンガー12a,12b,12cは、マルチパ
スの受信データをそれぞれ復調するもので、復調後の受
信データはデータ合成回路14に入力される。なお、フ
ィンガーとしては、従来公知の構成のものがいずれも利
用可能である。また、図示例では、3つのパスに対応す
る3つのフィンガー12a,12b,12cが設けられ
ているが、フィンガーの個数は必要に応じて適宜変更す
ればよい。
【0020】一方、データ合成回路14は、いずれかの
フィンガー12a,12b,12cにより受信データが
復調される毎に、各パスの同一受信データ毎に累積加算
して、フィンガー12a,12b,12cにより復調さ
れた各パスの同一受信データを合成するもので、セレク
タ16と、加算器18と、セレクタ20と、メモリ(D
ualport RAM)22と、2つのアドレスコン
トローラ(ADDRCTL0,1)24a,24bとを
備えている。
【0021】ここで、セレクタ16からは、フィンガー
12a,12b,12cから入力される各パスの受信デ
ータが1つずつ時系列に出力される。また、複数のフィ
ンガーから同時に受信データが入力された場合には、あ
らかじめ設定されているフィンガー12a,12b,1
2cの優先順位に従って、優先順位の高いフィンガーの
受信データから順次選択的に出力される。優先順位は何
ら限定されないが、本実施例では、フィンガー12a,
12b,12cの順とする。
【0022】続いて、加算器18は、セレクタ16を介
して順次入力される、フィンガー12a,12b,12
cのいずれかにより復調された各パスの受信データと、
詳細は後述するが、アドレスコントローラ24aの制御
によりメモリ22から読み出される、他のパスの同一受
信データもしくは他の複数のパスの同一受信データを累
積加算したデータとを加算するもので、その出力信号
は、次のセレクタ20の端子0に入力される。
【0023】セレクタ20は、その端子0に入力される
加算器18の出力信号、または、その端子1に入力され
るセレクタ16の出力信号を選択的に出力する。フィン
ガー12a,12b,12cのいずれかにより最初の受
信データが復調された時点で、メモリ22には、この受
信データと同じ他のパスの受信データは保持されていな
い。この場合、セレクタ20からはセレクタ16の出力
信号が出力され、これ以外の場合には加算器18の出力
信号が出力される。
【0024】メモリ22は、アドレスコントローラ24
a,24bの制御により、セレクタ20の出力信号を保
持するもので、図示例の場合、メモリ22としてデュア
ルポートRAMが使用されている。アドレスコントロー
ラ24aの制御によりメモリ22から読み出されたデー
タは、前述のように加算器18に入力され、アドレスコ
ントローラ24bの制御によりメモリ22から読み出さ
れたデータは、合成後の受信データとして出力される。
【0025】アドレスコントローラ24a,24bは、
前述のようにメモリ22の動作を制御するものである。
ここで、アドレスコントローラ24aは、セレクタ20
の出力信号のメモリ22への書き込み(W)、および、
加算器18へ入力されるメモリ22からのデータの読み
出し(R)を制御し、アドレスコントローラ24bは、
このRAKE受信装置10からの合成後の受信データと
なるメモリ22からのデータの読み出し(R)を制御す
る。
【0026】なお、本実施例では、メモリ22としてデ
ュアルポートRAMを使用し、2つのアドレスコントロ
ーラ24a,24bを使用してデュアルポートRAMの
動作を制御しているが、これに限定されず、例えばアド
レスコントローラ24aとアドレスコントローラ24b
との調停機能を付加すれば、メモリ22としてシングル
ポートRAMも使用可能である。また、1つのアドレス
コントローラでメモリ22の動作を制御することも可能
である。
【0027】次に、図2の概念図を参照しながら、本発
明のRAKE受信装置10の動作を説明する。
【0028】図2に示す例では、フィンガー12a(F
INGER0)により受信データD0,D1の順に復調
される。また、フィンガー12aが受信データD1を復
調するタイミングで同時にフィンガー12b(FING
ER1)により受信データD0,D1の順に復調され、
同じく、フィンガー12bが受信データD1を復調する
タイミングで同時にフィンガー12c(FINGER
2)により受信データD0,D1の順に復調される。
【0029】まず、フィンガー12aにより受信データ
D0が復調される。この受信データD0は、全てのフィ
ンガー12a,12b,12cで復調される3つの受信
データD0の内の最初の受信データD0であるから、メ
モリ22には、この受信データD0と同じ他のパスの受
信データD0は保持されいない。従って、この受信デー
タD0は、セレクタ16,20を介してメモリ22へ入
力され、アドレスコントローラ24aの制御により、そ
のアドレス0に書き込まれる。
【0030】この時点で、メモリ22のアドレス0に
は、フィンガー12aにより復調された受信データD0
が保持される。
【0031】続いて、フィンガー12aにより受信デー
タD1が復調されるのと同時に、フィンガー12bによ
り受信データD0が復調される。既に述べたように、本
実施例では、フィンガー12a,12b,12cの順に
優先順位が設定されているので、セレクタ16からは、
まず、フィンガー12aにより復調された受信データD
1が出力され、次いでフィンガー12bにより復調され
た受信データD0が順次出力される。
【0032】なお、データ合成回路14が、受信データ
を合成するのに必要な処理時間は、フィンガー12a,
12b,12cが受信データを復調するのに必要な処理
時間と比べて非常に短時間である。従って、2つの受信
データが同時に復調された場合に、これらの同時に復調
された受信データを優先順位に従って順番に処理しても
何ら問題は発生しない。また、3つ以上の受信データが
同時に復調された場合も同じである。
【0033】前述のように、データ合成回路14によ
り、まず、フィンガー12aにより復調された受信デー
タD1が処理される。この受信データD1は、受信デー
タD0の場合と同じように、全てのフィンガー12a,
12b,12cで復調される3つの受信データD1の内
の最初の受信データD1であるから、セレクタ20を介
してメモリ22へ入力され、アドレスコントローラ24
aの制御により、そのアドレス1に書き込まれる。
【0034】この時点で、メモリ22のアドレス1に
は、フィンガー12aにより復調された受信データD1
が保持される。
【0035】次いで、フィンガー12bにより復調され
た受信データD0が処理される。この受信データD0
は、最初の受信データD0ではないので加算器18に入
力される。この時同時に、アドレスコントローラ24a
の制御により、メモリ22のアドレス0に保持されてい
る受信データD0が読み出されて加算器18に入力され
る。そして、両者は、加算器18により加算され、セレ
クタ20を介してメモリ22へ入力され、同じアドレス
0に再度書き込まれる。
【0036】この時点で、メモリ22のアドレス0に
は、フィンガー12aにより復調された受信データD0
と、フィンガー12bにより復調された受信データD0
とが加算されたデータが保持される。
【0037】なお、受信データD0と受信データD1と
は違うデータなので、それぞれメモリ22の異なるアド
レス0,1に保持される。また、フィンガー12a,1
2b,12cにより復調される各パスの受信データD0
は同じデータなので、累積加算されてメモリ22の同一
アドレス0に書き込まれる。同じく、フィンガー12
a,12b,12cにより復調される各パスの受信デー
タD1も同じデータなので、累積加算されてメモリ22
の同一アドレス1に書き込まれる。
【0038】続いて、フィンガー12bにより受信デー
タD1が復調されるのと同時に、フィンガー12cによ
り受信データD0が復調される。フィンガー12aによ
り受信データD1が復調されるのと同時に、フィンガー
12bにより受信データD0が復調された場合と同じよ
うに、セレクタ16からは、まず、フィンガー12bに
より復調された受信データD1が出力され、次いでフィ
ンガー12cにより復調された受信データD0が順次出
力される。
【0039】まず、フィンガー12bにより復調された
受信データD1が処理される。この受信データD1は、
最初の受信データD1ではないので加算器18に入力さ
れ、同時に、アドレスコントローラ24aの制御によ
り、メモリ22のアドレス1に保持されている受信デー
タD1が読み出されて加算器18に入力される。そし
て、両者は、加算器18により加算され、セレクタ20
を介してメモリ22へ入力され、同じアドレス1に再度
書き込まれる。
【0040】この時点で、メモリ22のアドレス1に
は、フィンガー12aにより復調された受信データD1
と、フィンガー12bにより復調された受信データD1
とが加算されたデータが保持される。
【0041】次いで、フィンガー12cにより復調され
た受信データD0が処理される。この受信データD0も
最初の受信データD0ではないので加算器18に入力さ
れ、同時に、アドレスコントローラ24aの制御によ
り、メモリ22のアドレス0に保持されている受信デー
タD0が読み出されて加算器18に入力される。そし
て、両者は、加算器18により加算され、セレクタ20
を介してメモリ22へ入力され、同じアドレス0に再度
書き込まれる。
【0042】この時点で、メモリ22のアドレス0に
は、フィンガー12a,12b,12cのそれぞれによ
り復調された全ての受信データD0が累積加算されたデ
ータが保持される。
【0043】全ての受信データD0が累積加算されたデ
ータがメモリ22のアドレス0に書き込まれた後、アド
レスコントローラ24bの制御により、メモリ22のア
ドレス0に保持されている受信データD0が読み出さ
れ、合成後の受信データD0として出力される。
【0044】そして最後に、フィンガー12cにより受
信データD1が復調される。この受信データD1も最初
の受信データD1ではないので加算器18に入力され、
同時に、アドレスコントローラ24aの制御により、メ
モリ22のアドレス1に保持されている受信データD1
が読み出されて加算器18に入力される。そして、両者
は、加算器18により加算され、セレクタ20を介して
メモリ22へ入力され、同じアドレス1に再度書き込ま
れる。
【0045】この時点で、メモリ22のアドレス1に
は、フィンガー12a,12b,12cのそれぞれによ
り復調された全ての受信データD1が累積加算されたデ
ータが保持される。
【0046】全ての受信データD1が累積加算されたデ
ータがメモリ22のアドレス1に書き込まれた後、同じ
くアドレスコントローラ24bの制御により、メモリ2
2のアドレス1に保持されている受信データD1が読み
出され、合成後の受信データD1として出力される。
【0047】次に、本発明のRAKE受信装置の別の例
を挙げて、例えば複数のフィンガーにより1シンボル時
間当り複数の受信データが復調される場合の時分割処理
について説明する。
【0048】例えば、基地局等の送信元からQPSK
(四相位相偏移変調)方式で変調されたデータが送信さ
れる場合、携帯端末等の受信先では、フィンガーによ
り、1シンボル時間当り、2つの信号I,Qが同時に復
調される。従って、QPSK方式を採用する通信方式の
場合、各々のフィンガーにより同時に2つの受信データ
が復調され、この2つのデータを単位として、フィンガ
ーから復調後の受信データが順次出力される。
【0049】また、第3世代の移動体通信システムの標
準規格(3GPP)では、基地局が最大2つのアンテナ
を用いて下りリンクの信号を送信するダイバーシチ方式
の通信技術が利用される。ダイバーシチ方式のオープン
ループモードの1つであるSTTD(時空間送信ダイバ
ーシチ)では、例えば基地局の2つのアンテナからそれ
ぞれ1シンボル時間当り1つのデータ、すなわち、1シ
ンボル時間当り合計2つのデータが携帯端末に対して送
信される。
【0050】また、これらの2つのアンテナから送信さ
れるデータの内の一方は、例えばデータがそのままの状
態で送信され、他方は、2シンボル時間分のデータの順
序を時間的に入れ替え、正負を反転し、複素共役の処理
を施した状態で送信される。従って、携帯端末では、2
つのアンテナから1シンボル時間分の2つのデータを受
信した時点ではデータの復調を行うことができず、2シ
ンボル時間分の合計4つのデータを受信した時点でデー
タの復調が可能となる。
【0051】従って、3GPPのSTTDの場合、各々
のフィンガーにより同時に4つの受信データが復調さ
れ、この4つのデータを単位として、フィンガーから復
調後の受信データが順次出力される。以下の説明では、
前述の3GPPのSTTDの場合のように、例えば4つ
のフィンガーにより、2シンボル時間当り4つ(1シン
ボル時間当り2つ)の受信データが同時に復調される場
合を例に挙げて説明する。
【0052】図3は、本発明のRAKE受信装置の別の
実施例の構成概略図である。同図に示すRAKE受信装
置30は、図1のRAKE受信装置10において、さら
に、フィンガーにより復調された受信データをデータ合
成回路へ出力するタイミングを調整するようにしたもの
で、4つのフィンガー(FINGER0,FINGER
1,FINGER2,FINGER3)32a,32
b,32c,32dと、タイミング調整回路34と、デ
ータ合成回路36とを備えている。
【0053】図3に示すRAKE受信装置30におい
て、まず、フィンガー32a,32b,32c,32d
は、図1に示すフィンガー12a,12b,12cと比
べて、その個数が3個から4個に変更されている点が違
うだけである。なお、フィンガーの個数は2個以上であ
ればよく、何ら限定はない。これらのフィンガー32
a,32b,32c,32dから出力される復調後の受
信データは、タイミング調整回路34に入力される。
【0054】タイミング調整回路34は、フィンガー3
2a,32b,32c,32dから入力される復調後の
各パスの受信データをデータ合成回路36へ出力するタ
イミングを調整するもので、各々のフィンガー32a,
32b,32c,32dに対応する4つのFIFO(Fi
rst-In First-Out)38a,38b,38c,38dを
備えている。なお、タイミング調整回路34はFIFO
に限定されず、デュアルポートRAMやレジスタファイ
ル等の他のメモリ回路を使用してもよい。
【0055】また、データ合成回路36は、タイミング
調整回路34から、フィンガー32a,32b,32
c,32dにより復調された受信データが供給される毎
に、各パスの同一受信データ毎に累積加算して、各々の
フィンガー32a,32b,32c,32dにより復調
された各パスの同一受信データを合成するもので、セレ
クタ(プライオリティエンコーダ)40と、加算器42
と、メモリ44と、制御回路46とを備えている。
【0056】ここで、加算器42には、セレクタ40と
メモリ44の出力信号が入力され、加算器42の出力信
号はメモリ44に入力されている。また、メモリ44か
らは、合成後の受信データが出力されている。制御回路
46には、タイミング調整回路34からリクエスト信号
REQが入力され、制御回路46からは、制御信号CT
L1,CTL2がセレクタ40およびメモリ44へ出力
され、アクノリッジ信号ACKがタイミング調整回路3
4へ出力されている。
【0057】データ合成回路36は、図1に示すデータ
合成回路14と比べて、セレクタ20に相当する構成要
素を設けていない点、メモリ44が、その各アドレスの
データを初期化する機能を備えている点、制御回路46
が、図1に示すデータ合成回路14のアドレスコントロ
ーラ24a,24bの機能に加えて、前述のタイミング
調整回路34との間でハンドシェイクにより受信データ
を受け取る処理を制御する機能を備えている点で相違す
る。
【0058】データ合成回路36では、各パスの同一受
信データ毎に累積加算を開始する前に、制御回路46か
らメモリ44に対して制御信号CTL2が与えられ、メ
モリ44の対応するアドレスに保持されているデータが
初期化(例えば、‘0’に設定)される。累積加算を行
うに際し、同一受信データの内の最初の受信データとメ
モリ44に保持されている初期化後のデータが加算さ
れ、これが再度メモリ44の対応するアドレスに保持さ
れる。
【0059】データ合成回路36では、前述のように、
メモリ44が各アドレスに保持されているデータを初期
化する機能を備えるようにしたが、これに限定されず、
図1に示すデータ合成回路14のセレクタ20に相当す
る構成により、本機能を達成するようにしていも良い。
なお、データ合成回路36の動作は、タイミング調整回
路34との間の処理の制御を除いて、図1に示すデータ
合成回路14の動作と同じであるから、ここでは、その
詳細な説明は省略する。
【0060】次に、図3に示すRAKE受信装置30の
動作を説明する。まず、図4のタイミングチャートを参
照しながら、タイミング調整回路34の内の1つのFI
FO38aに着目してRAKE受信装置30の動作を説
明する。以下の説明では、図4のタイミングチャートに
示すように、フィンガー32aからFIFO38aに対
し、4つのデータを単位として、復調後の受信データD
0〜3,D4〜7,…の順に順次入力されるものとす
る。
【0061】データ合成回路36は、信号RESETN
のロウレベルによりリセットされ、初期化される。ま
た、データ合成回路36では、各パスの同一受信データ
毎に累積加算を開始する前に、前述のように、制御回路
46からメモリ44に対して制御信号CTL2が与えら
れ、これに応じて、メモリ44の対応するアドレスのデ
ータが初期化される。ここでは、メモリ44の各アドレ
スのデータは‘0’に初期化されるものとする。
【0062】まず、フィンガー32aから復調後の受信
データD0(DIN0)がFIFO38aに対して入力
されると、この受信データD0は、FIFO32aのラ
イトアドレスWA0に保持される。その後、ストローブ
信号STBが出力され、その立ち下がりのタイミングで
ライトアドレスWA0がインクリメントされてライトア
ドレスWA1になると共に、リクエスト信号REQ0が
ハイレベルとなり、リクエスト信号REQもハイレベル
になる。
【0063】ここで、リクエスト信号REQ0〜3は、
4つの受信データ(例えば、D0〜D3)の内の1〜4
番目の受信データにそれぞれ対応する信号であり、FI
FO38aに、データ合成回路36によって累積加算さ
れるべき新規の受信データが保持されていることを表
す。また、リクエスト信号REQは、これらのリクエス
ト信号REQ0〜3のOR(論理和)信号であり、図3
に示すように、データ合成回路36の制御回路46に対
して与えられる。
【0064】FIFO38aからリクエスト信号REQ
が与えられると、制御回路46からセレクタ40に対し
て制御信号CTL1が与えられる。これに応じて、FI
FO38aのリードアドレスRA0から読み出された受
信データD0(DOUT0)がセレクタ40から選択出
力され、加算器42により、メモリ44の対応するアド
レスに保持されている初期化後のデータ‘0’が加算さ
れ、その加算結果、すなわち、データD0が再度メモリ
44の同一アドレスに保持される。
【0065】メモリ44への加算結果の書き込み(すな
わち、受信データD0の累積加算)が完了すると、制御
回路46からFIFO38aに対してアクノリッジ信号
ACKが与えられる。これに応じて、FIFO38aで
は、アクノリッジ信号ACKの立ち下がりのタイミング
で、FIFO38aのリードアドレスRA0がインクリ
メントされてリードアドレスRA1になると共に、リク
エスト信号REQ0がロウレベルに戻される。
【0066】以下同様にして、4つのデータ、図4のタ
イミングチャートでは、データD0〜3の内の残りのデ
ータD1〜3が、FIFO38aのライトアドレスWA
1〜3にそれぞれ保持され、それぞれリードアドレスR
A1〜3から読み出され、データ合成回路36におい
て、各パスの同一受信データ毎に累積加算される。ま
た、次の4つのデータ、図4の例では、データD4〜
7,…についても同様に順次処理される。
【0067】続いて、図5および図6のタイミングチャ
ートを参照して、タイミング調整回路34の4つのFI
FO38a,38b,38c,38dの相互関係に着目
してRAKE受信装置30の動作を説明する。同様に、
フィンガー32a,32b,32c,32dから各々対
応するFIFO38a,38b,38c,38dに対し
て同時に、それぞれ4つのデータを単位として、復調後
の受信データD0〜3,D4〜7,…の順に順次入力さ
れるものとする。
【0068】ここで、図3のRAKE受信装置30では
図示を簡略化しているが、リクエスト信号REQは、各
々のFIFO38a,38b,38c,38dから制御
回路46に対してそれぞれ入力されている。また、アク
ノリッジ信号ACKも、制御回路46から、各々のFI
FO38a,38b,38c,38dに対してそれぞれ
入力されてており、FIFO38a,38b,38c,
38はそれぞれ独立したタイミングで動作する。
【0069】図5および図6のタイミングチャートで
は、FIFO38a,38b,38c,38dから制御
回路46に対して与えられるリクエスト信号をそれぞれ
F0_RREQ,F1_RREQ,F2_RREQ,F
3_RREQとする。また、制御回路46からそれぞれ
のFIFO38a,38b,38c,38dに対して与
えられるアクノリッジ信号をそれぞれF0_RACK,
F1_RACK,F2_RACK,F3_RACKとす
る。
【0070】また、FIFO38a,38b,38c,
38dのリードアドレスをそれぞれF0_ADDR,F
1_ADDR,F2_ADDR,F3_ADDRとす
る。また、メモリ44のアドレスをMEM_ADDR、
メモリ44へのデータの書き込みを制御するライト信号
をMEM_WRNとする。また、処理の基準となるクロ
ック信号をCLKとし、制御回路46の遷移状態を表す
ステート信号をSTATEとする。
【0071】なお、それぞれのFIFO38a,38
b,38c,38dから制御回路46に対してリクエス
ト信号F0〜3_RREQが同時に与えられた場合、制
御回路46は、あらかじめ設定されているフィンガー3
2a,32b,32c,32dの優先順位に従って、優
先順位の高いフィンガーの受信データから順次処理する
よう制御する。優先順位は何ら限定されないが、本実施
例では、フィンガー32a,32b,32c,32dの
順とする。
【0072】また、リクエスト信号F0〜3_RREQ
が同時に与えられた場合、制御回路46は、あらかじめ
設定されている受信データの優先順位に従って、優先順
位の高い受信データから順次処理するよう制御する。受
信データの優先順位は何ら限定されないが、本実施例で
は、例えば受信データD0〜D3の順とする。なお、フ
ィンガー32a,32b,32c,32dの優先順位
と、受信データD0〜D3の優先順位のどちらを優先し
てもよい。
【0073】まず、図5のタイミングチャートを参照
し、フィンガー32a,32b,32c,32dの優先
順位を優先して、フィンガー32aの復調後の受信デー
タD0〜3、フィンガー32bの復調後の受信データD
0〜3、フィンガー32cの復調後の受信データD0〜
3、フィンガー32dの復調後の受信データD0〜3、
…の順に、復調後の受信データを処理する場合の動作を
説明する。
【0074】フィンガー32a,32b,32c,32
dの復調後の受信データD0〜3が各々対応するFIF
O38a,38b,38c,38dに順次入力され、保
持されると、図5のタイミングチャートに示すように、
それぞれのFIFO38a,38b,38c,38dか
ら制御回路46に対して出力されるリクエスト信号F0
_RREQ,F1_RREQ,F2_RREQ,F3_
RREQが同時にハイレベルになる。
【0075】制御回路46は、まず、ステート信号ST
ATEに示すようにF0のステートとなる。これに応じ
て、FIFO38aのリードアドレスF0_ADDR=
0から読み出された受信データD0と、これに対応する
メモリ44のアドレスMEM_ADDR=0に保持され
ているデータ(初期化後のデータ、例えば‘0’)とが
加算され、ライト信号MEM_WRNの立ち下がりのタ
イミングで、メモリ44の同一アドレスMEM_ADD
R=0に保持される。
【0076】その後、制御回路46からFIFO38a
に対してアクノリッジ信号F0_RACKが与えられ、
その立ち下がりのタイミングでFIFO38aのリード
アドレスF0_ADDR=1にインクリメントされる。
また、以後同様にして、FIFO38aのリードアドレ
スF0_ADDR=1〜3から読み出された受信データ
D1〜3が処理(累積加算)され、メモリ44のアドレ
スMEM_ADDR=1〜3に保持される。
【0077】ここで、FIFO38aの受信データD0
〜3の処理が終了して、FIFO38aからのリクエス
ト信号F0_RREQがロウレベルになると、制御回路
46は、F0からF1のステートに遷移する。この場
合、図5のタイミングチャートに示すように、FIFO
38aのリクエスト信号F0_RREQがロウレベル、
かつ、FIFO38bのリクエスト信号F1_RREQ
がハイレベルであることを確認して、F1のステートに
遷移するために1クロックを必要とする。
【0078】そして、以後同様にして、FIFO38b
の受信データD0〜3、FIFO38cの受信データD
0〜3、FIFO38dの受信データD0〜3、…の順
に処理が行われる。
【0079】ここで、本実施例のように、4つのフィン
ガー32a,32b,32c,32dを備えている場
合、最大4つ全てのパスの受信データが同時に復調され
る場合もあり得る。従って、2シンボル時間毎に、最大
16個(=4データ×4フィンガー)の受信データを順
次累積加算する必要がある。この場合、1回の累積加算
毎に、メモリ44のリード/ライトで2クロック必要で
あるから、その処理に必要となる最小クロック数は32
クロックである。
【0080】これに対し、図5に示す例の場合、1つの
受信データを処理するために、メモリ44からのデータ
のリードに1クロック、メモリ44へのデータのライト
に1クロックがそれぞれ必要であり、合計2クロックが
必要である。また、フィンガーから次のフィンガーに制
御回路46のステートを変更するために1クロックが必
要であるため、1つのフィンガー毎に9クロック、フィ
ンガー4つ分で合計36クロックの処理時間が必要であ
る。
【0081】従って、図5のタイミングチャートに示す
例の場合、前述のように、最小の32クロックよりも4
クロック多いので、例えば2シンボル時間≧36クロッ
クとなるようにクロック信号CLKの周波数を上げ、こ
れに応じて、FIFO38a,38b,38c,38d
の段数も、例えば5段にすればよい。
【0082】続いて、図6のタイミングチャートを参照
し、受信データD0〜D3の優先順位を優先して、フィ
ンガー32a,32b,32c,32dの復調後の受信
データD0、フィンガー32a,32b,32c,32
dの復調後の受信データD1、フィンガー32a,32
b,32c,32dの復調後の受信データD2、フィン
ガー32a,32b,32c,32dの復調後の受信デ
ータD3、…の順に、復調後の受信データを処理する場
合の動作を説明する。
【0083】フィンガー32a,32b,32c,32
dの復調後の受信データD0〜3が各々対応するFIF
O38a,38b,38c,38dに順次入力され、保
持されると、図6のタイミングチャートに示すように、
それぞれのFIFO38a,38b,38c,38dか
ら制御回路46に対して出力されるリクエスト信号F0
_RREQ,F1_RREQ,F2_RREQ,F3_
RREQが同時にハイレベルになる。
【0084】まず、制御回路46はF0のステートとな
る。これに応じて、FIFO38aのリードアドレスF
0_ADDR=0から読み出された受信データD0と、
これに対応するメモリ44のアドレスMEM_ADDR
=0に保持されているデータ(初期化後のデータ、例え
ば‘0’)とが加算され、ライト信号MEM_WRNの
立ち下がりのタイミングで、メモリ44の同一アドレス
MEM_ADDR=0に保持される。
【0085】その後、制御回路46からFIFO38a
に対してアクノリッジ信号F0_RACKが与えられ、
その立ち下がりのタイミングでFIFO38aのリード
アドレスF0_ADDR=1にインクリメントされる。
また、制御回路46では、フィンガー32aの優先順位
が最下位(最後)の順位とされ、これに応じて、フィン
ガー32bが自動的に最優先の順位に設定され、制御回
路46はF1のステートになる。
【0086】すなわち、図6に示す例の場合、フィンガ
ーから次のフィンガーに制御回路46のステートを変更
するために、図5に示す例のように1クロックを必要と
しないという利点がある。なお、ステートマシン等の論
理機能の記述言語を使用して制御回路46の論理設計を
行う場合、処理終了後に、各フィンガー32a,32
b,32c,32dの優先順位を最下位に変更するよう
に記述するだけでよく、非常に簡単であるという利点も
ある。
【0087】以後同様にして、FIFO38b,38
c,38dの受信データD0が処理される。また、FI
FO38a,38b,38c,38dの受信データD
1、FIFO38a,38b,38c,38dの受信デ
ータD2、FIFO38a,38b,38c,38dの
受信データD3の順に処理が行われ、FIFO38a,
38b,38c,38dの受信データD3の処理が終了
すると、各々対応するリクエスト信号F0〜3_RRE
Qはロウレベルになる。
【0088】図6に示す例の場合、1つの受信データを
処理するために、メモリ44からのデータのリードに1
クロック、メモリ44へのデータのライトに1クロック
がそれぞれ必要であり、合計2クロックが必要である。
また、フィンガーから次のフィンガーに制御回路46の
ステートを変更するために1クロックが必要ないため、
1つのフィンガー毎に8クロック、フィンガー4つ分で
合計32クロックという最小クロック数の時間で処理を
完了することができる。
【0089】従って、図6に示す例の場合、最小の32
クロックで処理を完了することができるので、2シンボ
ル時間=32クロックとなるように、クロック信号CL
Kの周波数を下げることができ、図5に示す例の場合よ
りも消費電力を削減することができる。また、本実施例
の場合、FIFO38a,38b,38c,38dの段
数を最小の4段とすることができるので、FIFOに係
る回路規模を最小限に抑えることができるという利点も
ある。
【0090】なお、上記動作説明では、3GPPのST
TDの場合のように、4つの受信データを単位として、
フィンガー32a,32b,32c,32dからFIF
O38a,38b,38c,38dへ受信データが順次
入力される場合を例に挙げて説明したが、本発明はこれ
に限定されず、フィンガーからFIFOに対して、1つ
の受信データを1単位としてもよいし、2つ以上のいく
つの受信データを1単位として入力してもよい。
【0091】本発明のRAKE受信装置は、基本的に以
上のようなものである。なお、データ合成回路14,3
6の構成は図示例のものに限定されず、同じ機能を実現
する他の回路構成のものであってもよい。以上、本発明
のRAKE受信装置について詳細に説明したが、本発明
は上記実施例に限定されず、本発明の主旨を逸脱しない
範囲において、種々の改良や変更をしてもよいのはもち
ろんである。
【0092】
【発明の効果】以上詳細に説明した様に、本発明のRA
KE受信装置は、データ合成回路により、複数のフィン
ガーの内のいずれかのフィンガーにより受信データが復
調される毎に、各パスの同一受信データ毎に累積加算し
て合成する、あるいは、タイミング調整回路から複数の
フィンガーにより復調された各パスの受信データが供給
される毎に、各パスの同一受信データ毎に累積加算して
合成するようにしたものである。これにより、本発明の
RAKE受信装置によれば、従来のものと比較して、R
AKE合成に必要なメモリ量を(1/フィンガーの個
数)程度まで削減することができるので、その回路規模
を削減することができ、その消費電力を低減することが
できる。
【図面の簡単な説明】
【図1】 本発明のRAKE受信装置の一実施例の構成
概略図である。
【図2】 各フィンガーにより復調された受信データの
タイミングを表す一実施例の概念図である。
【図3】 本発明のRAKE受信装置の別の実施例の構
成概略図である。
【図4】 FIFOの動作を表す一実施例のタイミング
チャートである。
【図5】 図3に示すRAKE受信装置の動作を表す一
実施例のタイミングチャートである。
【図6】 図3に示すRAKE受信装置の動作を表す別
の実施例のタイミングチャートである。
【符号の説明】
10,30 RAKE受信装置 12a,12b,12c,32a,32b,32c,3
2d フィンガー 14,36 データ合成回路 16,20,40 セレクタ 18,42 加算器 22,44 メモリ 24a,24b アドレスコントローラ 34 タイミング調整回路 38a,38b,38c,38d FIFO 46 制御回路

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】マルチパスの受信データを復調する複数の
    フィンガーと、この複数のフィンガーにより復調された
    各パスの受信データを合成するデータ合成回路とを備
    え、 前記データ合成回路は、前記複数のフィンガーの内のい
    ずれかのフィンガーにより前記各パスの受信データが復
    調される毎に、各パスの同一受信データ毎に累積加算し
    て合成することを特徴とするRAKE受信装置。
  2. 【請求項2】マルチパスの受信データを復調する複数の
    フィンガーと、この複数のフィンガーにより復調された
    各パスの受信データを合成するデータ合成回路と、前記
    複数のフィンガーにより復調された各パスの受信データ
    を前記データ合成回路へ供給するタイミングを調整する
    タイミング調整回路とを備え、 前記タイミング調整回路は、前記複数のフィンガーによ
    り復調された各パスの受信データを保持し、 前記データ合成回路は、前記タイミング調整回路から前
    記複数のフィンガーにより復調された各パスの受信デー
    タが供給される毎に、各パスの同一受信データ毎に累積
    加算して合成することを特徴とするRAKE受信装置。
  3. 【請求項3】前記データ合成回路は、前記複数のフィン
    ガーにより共用される1つのメモリを備え、 前記複数のフィンガーにより各パスの受信データが復調
    される毎に、各々対応する前記メモリのアドレスから累
    積加算されたデータが読み出され、復調後の前記各パス
    の同一受信データと加算された後、各々対応する前記メ
    モリの同一アドレスへ書き込まれることを特徴とする請
    求項1または2に記載のRAKE受信装置。
  4. 【請求項4】前記複数のフィンガーには、あらかじめ優
    先順位が設定されており、 前記データ合成回路は、前記複数のフィンガーにより復
    調された各パスの同一受信データを1つずつ時系列に累
    積加算し、同時に2つ以上の復調後の前記各パスの受信
    データが入力されると、前記優先順位に従って、当該復
    調後の各パスの受信データを同一受信データ毎に順次累
    積加算することを特徴とする請求項1〜3のいずれかに
    記載のRAKE受信装置。
  5. 【請求項5】マルチパスの受信データを復調する複数の
    フィンガーと、この複数のフィンガーにより復調された
    各パスの受信データを合成するデータ合成回路と、前記
    複数のフィンガーにより復調された各パスの受信データ
    を前記データ合成回路へ供給するタイミングを調整する
    タイミング調整回路とを備え、 前記複数のフィンガーは、1シンボル時間当り複数の受
    信データを復調し、 前記タイミング調整回路は、前記複数のフィンガーによ
    り復調された各パスの複数の受信データを保持し、 前記データ合成回路は、前記タイミング調整回路から前
    記複数のフィンガーにより復調された各パスの受信デー
    タが供給される毎に、各パスの同一受信データ毎に累積
    加算して合成することを特徴とするRAKE受信装置。
  6. 【請求項6】前記データ合成回路は、前記複数のフィン
    ガーにより共用される1つのメモリを備え、 前記タイミング調整回路から前記複数のフィンガーによ
    り復調された各パスの受信データが供給される毎に、各
    々対応する前記メモリのアドレスから累積加算されたデ
    ータが読み出され、復調後の前記各パスの同一受信デー
    タと加算された後、各々対応する前記メモリの同一アド
    レスへ書き込まれることを特徴とする請求項5に記載の
    RAKE受信装置。
  7. 【請求項7】前記複数のフィンガーおよび前記複数の受
    信データには、あらかじめ各々優先順位が設定されてお
    り、 前記データ合成回路は、前記タイミング調整回路から各
    パスの受信データを受け取って1つずつ時系列に累積加
    算し、前記タイミング調整回路に2つ以上の復調後の前
    記各パスの受信データが保持されると、前記複数のフィ
    ンガーの同一優先順位の受信データを前記フィンガーの
    優先順位に従って前記タイミング調整回路から順次受け
    取ることを前記受信データの優先順位に従って順次行
    い、この復調後の各パスの受信データを同一受信データ
    毎に順次累積加算することを特徴とする請求項5または
    6に記載のRAKE受信装置。
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