KR100976728B1 - 다중 안테나를 이용한 고속 무선통신 시스템용 송신 및 수신 장치 - Google Patents

Abstract

본 발명은 고속 데이터 전송을 위한 다중 안테나를 이용한 무선통신 시스템에서 다중 채널에 대한 신호 처리 및 주파수 효율을 높이기 위해 전송 대역을 복수 개의 대역으로 분할하여 처리하도록 함으로써, 에러율을 낮게 하면서 전송 속도를 향상시킬 수 있는 고속 무선통신 시스템용 송신 및 수신 장치에 관한 것으로, 송신장치는, 송신 데이터 및 수신 데이터에 대한 매체접근제어 프로토콜 처리를 수행하고, 상기 송신 데이터에 대한 물리계층 처리 과정에서 전체 전송 대역을 복수 개(임의의 자연수 n)의 대역으로 분리하여 신호를 처리하는 기저대역 송신수단; 상기 기저대역 송신수단으로부터 전달된 각 대역별 전송 신호를 결합하여 복수개의 송신 안테나 개수에 대응되는 복수 개(임의의 자연수 m)의 채널을 출력하는 디지털 중간주파수 송신수단; 및 상기 디지털 중간주파수 송신수단으로부터 전달된 각 채널 신호를 무선주파수 신호로 변조하여 상기 복수개의 안테나를 통해 송출하는 무선주파수 송신수단을 포함한다.

다중. 안테나, MIMO, OFDM, 고속, 무선, 통신, LAN, 대역, 분리, 결합

Description

다중 안테나를 이용한 고속 무선통신 시스템용 송신 및 수신 장치{Transmitter and Receiver for High Throughput Wireless Communication System with Multiple Antenna}

본 발명은 다중 안테나를 이용한 고속 무선통신 시스템용 송신 및 수신 장치에 관한 것으로, 더욱 자세하게는 고속 데이터 전송을 위한 다중 안테나를 이용한 무선통신 시스템에서 다중 채널에 대한 신호 처리 및 주파수 효율을 높이기 위해 전송 대역을 복수 개의 대역으로 분할하여 처리하도록 함으로써, 에러율을 낮게 하면서 전송 속도를 향상시킬 수 있는 고속 무선통신 시스템용 송신 및 수신 장치에 관한 것이다.

본 발명은 정보통신부 및 정보통신연구진흥원의 IT성장동력핵심기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호 : 2006-S-002-02, 과제명: 3Gbps급 4G 무선 LAN 시스템 개발].

차세대 무선 랜(LAN)은 반경 100m 내외의 지역에서 200Mbps의 전송 속도로 노트북, 개인용 컴퓨터, 휴대용 정보단말기(PDA)와 같은 단말기들에게 초고속 멀티미디어 서비스를 제공할 수 있다. 또한 차세대 무선 랜(LAN)은 핫 스팟(Hot-spot), 사무용 네트워크(Office Networking) 및 홈 네트워크(Home Networking) 구성을 위한 무선 네트워크 환경을 제공할 수 있다.

최근에는 공항이나 호텔 또는 카페와 같은 지역을 중심으로 무선 인터넷 서비스를 제공하는 목적으로 무선 LAN 기술이 이용되고 있다. 특히, 한국에서는 이와 같은 공중망 무선 LAN 서비스와 더불어, ADSL(Asymmetry Digital Subscribe Loop)과 같은 유선 광대역 가입자 망과 무선 LAN 시스템이 결합된 형태로 가정에서 무선 홈 네트워크를 구성할 수 있도록 하고 있다.

1999년에 2.4GHz 대역에서의 IEEE 802.11b와 5GHz대역의 IEEE 802.11a의 표준이 제정되었고, 그 후 802.11b 시스템이 상용화되면서 무선 LAN의 사용이 활성화 되었다. 초기에는 서비스 공급자 없이 개인적으로 사용하는 사설망 형태로 유지되다가 2002년부터 한국, 미국 등의 일부 국가를 중심으로 공중망 서비스가 시작되었고, 최근에는 계속 서비스의 범위가 확대되고 있다. 현재 802.11a와 802.11g의 제품이 시장에 출시되면서 최대 54Mbps의 데이터 전송이 가능하게 되었다.

현재 IEEE 802.11n 테스크 그룹(task group)에서는 단순한 물리 계층의 전송률이 아닌 매체접근제어(MAC) 계층의 최대 전송률(throughput)을 100Mbps이상으로 높이기 위한 방안이 논의 중에 있다. 다시 말하면 단순히 물리 계층만을 고려하는 것이 아니라 물리 계층과 매체접근제어(MAC: Medium Access Control) 계층을 동시에 고려하여 전송률을 향상시키고자 하고 있다. 이를 위해서 물리 계층의 관점에서 는 다중 안테나를 이용하여 주파수 효율을 증가시키는 방식(MIMO 시스템)과 대역폭을 증가하는 방식 그리고 적응 변조를 적용하는 방식 등이 고려되고 있다.

MIMO(Multiple Input Multiple Output) 시스템은 송수신 단에 다중 안테나를 사용하여 독립적인 페이딩 채널을 복수 형성하고, 송신 안테나마다 다른 신호를 전송함으로써, 데이터 전송 속도를 크게 향상시킬 수 있는 시스템이다. 이에 따라, MIMO 시스템은 주파수를 더 늘리지 않은 상태에서도 보다 많은 양의 데이터를 전송할 수 있다.

하지만, MIMO 시스템은 고속 전송 시 발생하는 심볼 간의 간섭 및 주파수 선택적 페이딩에 약하다는 단점이 있다. 이런 단점을 극복하기 위해 직교주파수 분할다중(OFDM: Orthogonal Frequency Division Multiple) 방식을 함께 사용한다. OFDM 방식은 현재 고속 데이터 전송에 가장 적합한 변조 방식으로, 하나의 데이터 열이 보다 낮은 데이터 전송률을 갖는 부반송파를 통해 전송된다.

MIMO 시스템과 OFDM 시스템을 결합하게 되면, MIMO 시스템의 장점은 그대로 이용하고, 단점은 OFDM 시스템을 이용해 상쇄시킬 수 있다. N개의 송신 안테나와 N개의 수신 안테나를 갖는 형태가 일반적인 MIMO 시스템이며, 이 시스템에 OFDM 기술을 결합한 구조가 MIMO-OFDM 시스템이다.

하지만, 기존의 MIMO 시스템은 송수신단 안테나 수로 2, 3개 정도를 적용하고, 대역폭이 40MHz를 넘지 못하여 수백 메가급의 전송 속도가 한계 채널 용량인 단점이 있다. 최근 VHT(Very High Throughput) 태스크 그룹에서 기가급 무선 통신 시스템에 대한 논의가 진행 중에 있는데, MIMO 시스템을 이용한 초고속 무선 랜 기 술에서 넓은 대역폭을 갖는 시스템 개발이 요구되고 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 고속 데이터 전송을 위한 다중 안테나를 이용한 무선통신 시스템에서 다중 채널에 대한 신호 처리 및 주파수 효율을 높이기 위해 전송 대역을 복수 개의 대역으로 분할하여 처리하도록 함으로써, 에러율을 낮게 하면서 전송 속도를 향상시킬 수 있는 고속 무선통신 시스템용 송신 및 수신 장치를 제공하는데 그 목적이 있다.

본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.

상기 목적을 달성하기 위한 본 발명에 따른 송신장치는, 다중 안테나를 이용하는 고속 무선통신 시스템의 데이터 송신장치에 있어서, 송신 데이터 및 수신 데이터에 대한 매체접근제어 프로토콜 처리를 수행하고, 상기 송신 데이터에 대한 물리계층 처리 과정에서 전체 전송 대역을 복수 개(임의의 자연수 n)의 대역으로 분 리하여 신호를 처리하는 기저대역 송신수단; 상기 기저대역 송신수단으로부터 전달된 각 대역별 전송 신호를 결합하여 복수개의 송신 안테나 개수에 대응되는 복수 개(임의의 자연수 m)의 채널을 출력하는 디지털 중간주파수 송신수단; 및 상기 디지털 중간주파수 송신수단으로부터 전달된 각 채널 신호를 무선주파수 신호로 변조하여 상기 복수개의 안테나를 통해 송출하는 무선주파수 송신수단을 포함한다.

바람직하게는 상기 기저대역 송신수단은, 수신되는 데이터를 일시 저장하는 수신 버퍼링수단; 상기 수신 버퍼링수단에 버퍼링된 수신 데이터에 대한 매체접근제어 프로토콜 처리를 통해 이더넷 인터페이스를 통해 외부로 전달하고, 외부로부터 상기 이더넷 인터페이스를 통해 전달된 송신 데이터에 대한 매체접근제어 프로토콜 처리를 수행하는 매체접근제어 처리수단; 상기 매체접근제어 처리수단으로부터 전달된 송신 패킷 데이터를 대역별로 분리하여 물리계층 처리를 수행하는 복수개의 물리계층처리수단; 및 상기 복수개의 물리계층처리수단에 일대일 대응되어, 각 대역별 신호를 상기 디지털 중간주파수 송신수단으로 전달하는 복수개의 제1 초고속 송신수단을 포함한다.

바람직하게는 상기 디지털 중간주파수 송신수단은, 상기 제1 초고속 송신수단을 통해 전달되는 각 대역별 신호를 수신하는 복수 개의 제1 초고속 수신수단; 상기 복수개의 제1 초고속 수신수단들로부터 전달된 대역별 신호를 결합하여 복소수 변조 및 이득 조절의 신호 처리를 수행하는 복수 개의 제1 채널 처리수단; 및 상기 복수 개의 제1 채널 처리수단으로부터 각각 출력된 각 채널 신호를 아날로그 신호로 변환하여 출력하는 디지털 아날로그 변환수단을 포함한다.

상기 목적을 달성하기 위한 본 발명에 따른 수신장치는, 다중 안테나를 이용하는 고속 무선통신 시스템의 데이터 수신장치에 있어서, 복수 안테나를 통해 수신된 무선주파수 신호를 각각 하향 변환하여 출력하는 무선주파수 수신수단; 상기 무선주파수 수신수단으로부터 입력된 전체 대역에 대한 복수 개(임의의 자연수 m)의 채널 신호들을 임의의 자연수 n개의 대역으로 분리하여 출력하는 디지털 중간주파수 수신수단; 및 상기 디지털 중간주파수 수신수단으로부터 n개의 대역으로 분리된 대역별 신호를 각각 입력받아 물리계층 처리와 다중 신호 검출 및 채널 복호화를 통해 데이터를 복원하는 복수개의 기저대역 수신수단을 포함한다.

바람직하게는 상기 기저대역 수신수단 각각은, 상기 디지털 중간주파수 수신수단으로부터 전송된 대역별 기저대역 신호를 수신하는 제2 초고속 수신수단; 상기 제2 초고속 수신수단으로부터 입력된 대역별 기저대역 신호에 대한 동기 및 신호 복원을 수행하는 디지털 선단수단; 상기 디지털 선단수단으로부터 각각 입력된 대역별 신호에 대해 QR 분해 및 다차원 검출을 통해 심볼을 검출하는 심볼 검출수단; 및 상기 심볼 검출수단으로부터 각각 입력된 심볼 검출 신호를 이용해 수신된 신호에 대한 채널 복호화를 수행하여 데이터를 복원하는 복수 개의 채널 복호화수단을 포함한다.

바람직하게는 상기 디지털 중간주파수 수신수단은, 상기 무선주파수 수신수단으로부터 입력된 각 채널별 아날로그 신호를 디지털 신호로 변환하기 위한 아날로그 디지털 변환수단; 상기 아날로그 디지털 변환수단으로부터 전달된 전체 전송 대역의 채널별 신호를 처리하여 n개의 대역으로 분리하여 출력하는 복수 개의 제2 채널 처리수단; 및 상기 복수 개의 제2 채널 처리수단으로부터 입력된 각 대역별 신호를 초고속 인터페이스를 통해 상기 제2 초고속 수신수단으로 출력하는 복수 개의 제2 초고속 송신수단을 포함한다.

상기와 같은 본 발명은, MIMO 시스템에서 그동안 실시간 구현이 어려웠던 8개 이상의 다중 안테나를 사용하여 동시에 8개의 스트리밍 신호를 송신할 수 있도록 함으로써, 전송속도를 획기적으로 증가시킬 수 있다. 또한, 본 발명은 전송 대역을 복수 개의 대역으로 분할하여 처리하도록 함으로써, 에러율이 낮은 변조 방식을 사용할 수 있고, 채널간 간섭도 제거할 수 있는 효과가 있다.

상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.

도 1은 본 발명에 따른 직교주파수 분할 다중 방식 및 다중 안테나를 이용한 기가급 고속 무선 통신 시스템의 블록 구성도를 나타낸 것이다.

본 발명에 따른 기가급 무선 통신 시스템은 8개 이상의 안테나를 사용하며, 디지털 중간주파수(DIF) 송수신부에서 전체 전송 대역을 복수 개의 대역폭(예를 들어, 40MHz)으로 분리하거나, 복수 개의 대역폭을 합치는 역할을 수행함으로써, 기저대역 수신부에서는 분리된 40MHz 대역폭의 데이터를 처리하고, 무선주파수(RF) 송신부에서는 통합된 40MHz 배수(예를 들어, 80MHz, 120MHz 등)의 대역폭으로 데이터를 전송하는 방식을 사용한다. 또한 본 발명은 기저대역의 칩간 핀수를 줄이고 신뢰성 높은 데이터 전송을 위해, 디지털 중간주파수(DIF) 송수신부와 기저대역 송수신부 간에는 수십 기가(Giga) 바이트의 초고속 인터페이스를 사용한다.

본 발명에 따른 고속 무선 통신 시스템은 크게 4개의 레이어로 구성되어 있다. 즉, 본 발명은 음성과 영상의 콘텐츠를 단말기에 디스플레이하는 서버/응용(Application)부(1)와, 서버/응용부(1)로부터 전달받은 데이터를 신호 처리하여 고속의 신뢰성 있는 데이터로 변조하거나, 수신된 기저대역 신호를 복조하여 서버/응용부(1)로 전달하는 기저대역 송신 및 수신부(2, 7)와, 기저대역의 디지털 신호를 전달받아 아날로그 신호로 변환하거나 무선주파수(RF) 수신부(5)로부터 아날로그 신호를 전달받아 디지털 신호로 변환하는 디지털 중간주파수(DIF: Digital Intermediate Frequency) 송신 및 수신부(3, 6)와, 고주파 변복조를 담당하는 무선주파수(RF) 송신 및 수신부(4, 5)를 포함한다.

기저대역 송신부(2)는 음성 및 영상의 데이터를 통신 프로토콜에 따라 전송하기 위한 매체접근제어(MAC: Medium Access Control)부(12)와, 상기 매체접근제 어(MAC)부(12)로부터 전달된 패킷 데이터를 고속으로 신호 처리하기 위해 디지털 변조를 수행하는 물리계층 처리부(13)와, 기저대역 수신부(7)로부터 전달된 데이터를 매체접근제어(MAC)부(12)로 전달하기 위한 매체접근제어(MAC) 인터페이스부(11)를 포함한다.

또한 기저대역 수신부(7)는 각 대역별 디지털 신호를 전달받아 동기를 맞추고, 고속푸리에변환(FFT)을 통해 주파수 영역 신호를 시간 영역 신호로 변환하는 디지털 선단부(DFE: Digital Front End)(18)와, 상기 디지털 선단부(DFE)(18)의 출력 신호에 대해 QR 분해 및 다차원 검출을 통해 심볼을 검출하는 MIMO 검출부(19)와, 상기 MIMO 검출부(19)에 의해 검출된 심볼에 대해 채널 복호화를 수행하여 데이터를 복원하는 채널 복호화부(20)를 포함한다. 여기서 채널 복호화부(20)는 저밀도 패리티 검사(LDPC: Low Density Parity Check) 디코더일 수 있다.

매체접근제어(MAC)부(12)는 서버/응용부(1)로부터 전달된 데이터에 대해 프로토콜에 맞는 형태로 헤더를 생성하여 데이터 앞에 붙이고, 에러 검사를 위한 오류정정 부호(CRC)도 데이터 뒤에 붙인다. 이와 같이 헤더와 오류정정 부호가 붙은 MAC 프레임은 물리계층 처리부(13)로 전달된다.

일반적으로 물리계층 처리부(13)는 피크대 평균 전력비(PAPR: Peak to Average Power Ratio)에 의한 에러를 줄이기 위해 데이터 패턴을 섞는 스크램블링부와, 채널에서 발생하는 에러를 복원하기 위한 채널 부호화부와, 연속된 에러에 대한 에러를 줄이기 위한 인터리빙부와, 고속의 효율적인 데이터 전송을 위한 역고속푸리에변환(IFFT: Inverse Fast Fourier Transform)부와, 데이터 전송 속도를 올 리기 위한 변조부와, 필터링부를 포함한다. 물리계층 처리부(13)는 OFDM 방식으로 변조한 신호를 디지털 중간주파수(DIF) 송신부(14)로 전달한다.

디지털 중간주파수(DIF) 송신부(14)는 물리계층 처리부(13)로부터 초고속 인터페이스를 통해 복수 개의 대역별(예를 들어 40MHz)로 나누어진 기저대역 신호를 입력받아 대역별 기저대역 신호를 결합하여 복수 개의 채널로 변조한다. 이때 디지털 중간주파수(DIF) 송신부(14)는 저(Low) 중간주파수(IF)로 변조한다. 이와 같은 디지털 중간주파수(DIF) 송신부의 구체적인 동작은 후술하기로 한다. 그리고, 디지털 아날로그 변환부(DAC)(15)는 디지털 중간주파수(DIF) 송신부(14)에 의해 각 채널로 변조된 디지털 신호를 아날로그 신호로 변환하여 무선주파수(RF) 송신부(4)로 전달한다.

무선주파수(RF) 송신부(4)는 디지털 아날로그 변환부(DAC)(15)로부터 입력된 아날로그 신호를 고주파 대역으로 변조하여 복수개의 안테나를 통해 송출한다.

무선주파수(RF) 수신부(5)는 복수개의 안테나를 통해 입력된 신호를 각각 기저대역 신호(Zero IF)로 하향 변환한다. 여기서 무선주파수(RF) 수신부의 구조를 간단하게 하기 위해 수신된 고주파 대역 신호를 중간주파수(IF) 신호로 변환하는 과정을 거치지 않고 직접 기저대역 신호로 변환하는 방식을 이용할 수 있다.

아날로그 디지털 변환부(ADC)(16)는 무선주파수(RF) 수신부(15)로부터 입력된 각 채널별 아날로그 기저대역 신호를 디지털 신호로 변환하여 디지털 중간주파수(DIF) 수신부(17)로 제공한다.

디지털 중간주파수(DIF) 수신부(17)는 40MHz 대역의 배수로 들어온 기저대역 신호를 복수 개의 40MHz 대역으로 분리한 후, 각 대역별로 분리한 신호를 초고속 통신 모듈을 통해 디지털 선단부(DFE: Digital Front End)로 제공한다. 이와 같은 디지털 중간주파수(DIF) 수신부(17)의 구체적인 동작은 후술하기로 한다.

디지털 선단부(DFE)(18)는 디지털 중간주파수(DIF) 수신부(17)로부터 전달된 각 대역별 신호에 대해 이득 조절 및 동기 과정과 고속푸리에변환(FFT) 과정과 같은 물리계층 처리 과정을 수행한다. 즉, 디지털 선단부(DFE)(18)는 보드 상에서 발생한 DC 성분을 제거하고, I 채널 값을 기준으로 Q 채널의 이득이나 위상 옵셋을 보상하며, 짧은 프리앰블과 긴 프리앰블의 상관성으로 심볼 동기를 맞춘다. 그리고 디지털 선단부(DFE)(18)는 긴 프리앰블로 구해진 위상 옵셋으로 주파수 옵셋을 보정하고, 고속푸리에변환(FFT)을 통해 주파수 영역 신호를 시간 영역 신호로 변환한다. 또한 디지털 선단부(DFE)(18)는 파일럿 신호를 이용해 추정한 위상 옵셋을 보상하며, 긴 프리앰블로 추정한 채널 추정치로 고속푸리에변환을 통해 획득한 데이터를 등화하여 채널로 인해 왜곡된 신호를 보상한다.

MIMO 검출부(19)는 디지털 선단부(DFE)(18)로부터 각 대역별로 입력된 신호에 대해 QR 분해와 다차원 검출 등을 통해 심볼을 검출하고, 채널 복호화부(20)는 MIMO 검출부(19)에 의해 검출된 심볼에 대해 채널 복호화하여 데이터를 복원한다.

이후 오류정정부호 검출기를 통해 수신된 신호에 오류가 없음이 확인되면, 복원된 데이터 패킷은 MAC 인터페이스부(11)를 통해 매체접근제어(MAC)부(12)로 전달된다. 매체접근제어(MAC)부(12)는 헤더의 정보를 추출한 뒤 서버/응용부(1)로 수신된 데이터를 전달한다.

도 2는 이와 같은 본 발명에 따른 고속 무선 통신 시스템의 구현 예를 나타낸 도면이다.

도면에 도시된 바와 같이 본 발명에 따른 고속 무선통신 시스템은 크게 기저대역 모듈과, 디지털 중간주파수(DIF) 모듈(DIF_TX Board, DIF_RX Board)과, 무선주파수(RF) 모듈로 구성된다. 기저대역 모듈은 마스터(MASTER) 보드와, 3장의 기저대역 수신(DML: DFE-MIMO-LDPC) 보드(#1 내지 #3)와, 제어 보드(CTRL Board)로 구성된다. 본 발명의 실시 예에서는 기저대역 수신(DML) 보드가 3장으로 구성된 것을 예로 들어 설명하지만, 이에 한정되는 것은 아니며, 필요에 따라 기저대역 수신 보드의 개수는 변경될 수 있다.

도 3은 본 발명에 따른 마스터 보드의 상세 구성도를 나타낸 것으로, 마스터 보드의 동작을 수신과 송신 부분으로 나누어 설명하면 다음과 같다.

먼저 수신부분을 살펴보면, 3장의 기저대역 수신(DML) 보드로부터 각각 1.2G 속도의 데이터 패킷이 백플랜(Back plane)을 통해 마스터 보드로 수신된다. 수신되는 데이터 패킷은 마스터 보드의 수신 버퍼(Rx FIFO FPGA; 301)에 임시 저장된다. 수신 버퍼(301)에 임시 저장된 패킷은 매체접근제어부(MAC FPGA; 302)에 의해 처리되어, 기가 이더넷(Ethernet) 인터페이스(303)를 통해 외부 서버로 제공될 수 있다. 도 3의 수신 버퍼(301)는 도 1의 MAC 인터페이스부(11)에 대응된다.

도 3을 참조하여 보다 구체적으로 살펴보면, 백플랜과 수신 버퍼(Rx FIFO FPGA; 301)는 각각 48 비트의 신호들로 연결된다. 각 기저대역 수신(DML) 보드에 연결되는 신호는 데이터 인에이블(Data Enable), 데이터 클록(Data Clock), 데이터 버스(Ant#0(0:5) 내지 Ant#7(0:5))를 포함한다.

매체접근제어부(MAC FPGA; 302)는 수신 버퍼(Rx FIFO FPGA; 301)에 임시 저장되는 데이터들을 확인하기 위한 제어신호 및 임시 저장된 데이터를 읽기 위한 데이터 버스(Data Bus)를 통해 수신 버퍼(Rx FIFO FPGA; 301)와 연결된다. 매체접근제어부(MAC FPGA; 302)는 수신 버퍼(Rx FIFO FPGA; 301)의 144 비트의 데이터 버스를 입력신호로 받아, DPRAM(304) 인터페이스와 기가 이더넷 인터페이스(303)를 통해 수신된 데이터를 처리한다.

도 4a 및 도 4b는 본 발명에 따른 매체접근제어부(MAC FPGA; 302)와 DPRAM(304) 간의 인터페이스를 나타낸 도면이고, 도 5는 본 발명에 따른 매체접근제어부(MAC FPGA; 302)와 이더넷 인터페이스(303) 간의 인터페이스를 나타낸 도면이다.

매체접근제어부(MAC FPGA; 302)는 디버그(Debug) 포트용으로 MICTOR 커넥터(Connector)(402)를 사용한다. 그리고 DPRAM(304)은 128K * 36 크기를 가지며, 수신(Rx) DPRAM 포트 A, 수신(Rx) DPRAM 포트 B, 송신(Tx) DPRAM 포트 A, 송신(Tx) DPRAM 포트 B 각각 64 비트 데이터 버스가 매체접근제어부(MAC FPGA; 302)와 연결된다. 각 DPRAM(304) 포트에 연결되는 제어 신호는 매체접근제어부(MAC FPGA; 302)에서 생성된다. 그리고 DPRAM(304)에서 사용되는 클록은 외부 클록 제공부(401)로부터 제공된다.

도 5는 본 발명에 따른 매체접근제어부(MAC FPGA; 302)와 이더넷 인터페이스(303) 간의 인터페이스를 나타낸 것이다. 클록은 외부의 클록 제공부(501)로부터 제공되고, 매체접근제어부(MAC FPGA; 302)와 이더넷 인터페이스(303)의 제어를 위한 로컬 CPU 인터페이스(CPU_I/F)가 제공된다.

다음 송신 부분을 살펴보면, 이더넷 인터페이스(303)를 통해 수신되는 패킷은 매체접근제어부(MAC FPGA; 302)에 의해 처리되어, 3개의 송신 처리 모듈(TX FPGA #0 내지 #2)(305a 내지 305c)로 전달된다. 그리고, 3개의 송신 처리 모듈(305a 내지 305c)에 의해 처리된 패킷은 각각 3개의 초고속 송신 모듈(Serializer Module; 306a 내지 306c)을 통해 시스템 전면 외부 케이블에 연결된 디지털 중간주파수 송신(DIF-TX) 보드(도 1의 디지털 중간주파수(DIF) 송신부(3)에 대응됨)로 전달된다. 도 3에서 송신 처리 모듈(305a 내지 305c)과 초고속 송신 모듈(306a 내지 306c)은 도 1에서 물리계층 처리부(13)에 대응되며, 송신 처리 모듈의 동작은 도 1에서 설명한 물리계층 처리부와 동일하다.

본 발명에서 수신 버퍼(301)와, 매체접근제어부(302)와, 송신 처리 모듈(305a 내지 305c)은 FPGA(Field Programmable Gate Array)로 구현될 수 있다. 또한 보드 내 이더넷 인터페이스는 백플랜 이더넷 인터페이스(Back plane Ethernet Interface)를 통해서 제어 보드(CTRL Board)에 연결된다. 마스터 보드의 전체적인 동작의 제어를 수행하는 제어 프로세서(CPU; 307)는 로컬 버스(Local bus) 인터페이스를 통해 송신 처리 모듈(305a 내지 305c)들과 매체접근제어부(302)와 수신 버퍼(301)와 이더넷 인터페이스(303)에 각각 연결되며, 백플랜 및 전면 포트 10/100M 이더넷 인터페이스를 통해 제어신호를 송수신한다.

도 6a 및 도 6b는 본 발명에 따른 매체접근제어부(MAC FPGA; 302)와 송신 처 리 모듈(Tx FPGA; 305a 내지 305c)들과의 인터페이스 구조 및 송신 처리 모듈(305a 내지 305c)들과 초고속 송신 모듈(306a 내지 306c)들 간의 인터페이스 구조를 나타낸 도면이다.

송신 처리 모듈 #0(Tx FPGA #0; 305a)은 매체접근제어부(MAC FPGA; 302)로부터 송신할 데이터 패킷을 전달받아. 송신 데이터 패킷을 송신 처리 모듈 #1(305b)과 송신 처리 모듈 #2(305c)로 전달한다. 송신 처리 모듈 #0(305a)과 송신 처리 모듈 #1(305b), 그리고 송신 처리 모듈 #0(305a)과 송신 처리 모듈 #2(305c)는 각각 48 비트 송신 데이터 버스(Tx Data Bus)로 연결된다. 또한, 각각의 송신 처리 모듈(305a 내지 305c)은 자신의 대역에 해당되는 TX_I, TX_Q 신호를 자신에게 대응되는 각각의 초고속 송신 모듈들(306a 내지 306c)로 제공한다. 각 송신 처리 모듈(305a 내지 305c)은 테스트/구성(Test/Configure)을 위한 송신 스위치 신호(TX_SW)를 마스터 보드로부터 제공받고, 테스트/모니터(Test/Monitor)를 위한 신호(TX_LED)를 마스터 보드로부터 제공받는다. 또한 각 송신 처리 모듈(305a 내지 305c)에는 Mictor 커넥터가 연결되어, 송신 처리 모듈의 모니터 포트와 모니터 클록이 출력된다.

도 7은 본 발명에 따른 마스터 보드의 소프트웨어 구조를 나타낸 도면이다.

마스터 보드 상에서는 ARM 기반의 리눅스가 운영되며, 리눅스 기반의 디바이스 드라이버 및 응용프로그램이 동작한다. 운영되는 소프트웨어는 리눅스 커널 2.4, 시리얼 콘솔, FPGA 제어용 디바이스 드라이버, 10/100 이더넷 디바이스 드라이버, 보드 상태정보 및 통계정보의 수집과 보드 제어용 응용프로그램, FPGA 테스 트 응용 프로그램, 고속 이더넷 MAC 테스트 응용프로그램, 텔넷 데몬 등이 있다.

도 7에 도시된 바와 같이, FPGA 제어용 디바이스 드라이버는 보드 상의 FPGA의 초기화, 활성화, 제어 등을 수행한다. FPGA 제어용 디바이스 드라이버가 로딩되면 FPGA의 초기화가 실행된다. 보드 제어용 응용프로그램에서 FPGA의 동작을 지시하면, FPGA가 활성화 상태가 된다. 응용 프로그램에서 FPGA의 레지스터를 읽기/쓰기 함으로써 FPGA가 제어된다. 각 응용프로그램은 시스템 호출(call)을 이용하여 FPGA 제어용 디바이스 드라이버에 접근해서 FPGA를 제어한다.

FPGA 테스트 응용 프로그램은 디버깅 용도로 사용되며, FPGA 레지스터의 읽기/쓰기를 테스트해 볼 수 있는 간단한 인터페이스를 제공한다. FPGA는 보드 상태정보 및 통계정보를 제공하며, 응용프로그램에서 이 정보를 읽어갈 수 있다. 응용프로그램에서는 이 정보를 수집하여 네트워크를 통해 관리 소프트웨어로 전달한다.

이더넷 디바이스 드라이버는 10/100 이더넷 제어기를 제어하여 보드 상의 이더넷 포트를 활성화시킨다. 고속 이더넷 MAC 디바이스 드라이버는 보드 상의 고속 이더넷 MAC을 초기화하는 역할을 수행한다. 고속 이더넷 MAC 테스트 응용프로그램을 이용하여 MAC 칩의 레지스터에 대한 읽기/쓰기를 테스트할 수 있다. 텔넷 데몬은 원격에서의 텔넷(telnet) 접속을 허용한다.

도 8은 본 발명에 따른 기저대역 수신(DML) 보드의 상세 구성도이고, 도 9a 및 도 9b는 기저대역 수신(DML) 보드의 인터페이스를 설명하기 위한 도면이다.

제어 보드 및 마스터 보드에서 3장의 기저대역 수신(DML) 보드를 인식할 수 있도록 기저대역 수신(DML) 보드에는 개별적인 식별자(ID)가 부여된다. 각 기저대 역 수신(DML) 보드는 백플랜(Back plane)을 통해서 마스터 보드와 연결되고, 각 기저대역 수신(DML) 보드의 전송속도는 1.2Gbps 이다. 또한 각 기저대역 수신(DML) 보드는 백플랜(Back plane)과 이더넷 인터페이스를 통해서 제어 보드와 연결된다.

도 8에 도시된 바와 같이 기저대역 수신(DML) 보드는 초고속 수신 모듈(801)과, 각 대역별 디지털 신호를 전달받아 동기를 맞추고, 고속푸리에변환(FFT)을 통해 주파수 영역 신호를 시간 영역 신호로 변환하는 디지털 선단부(DFE FPGA; 802)와, 상기 디지털 선단부(DFE FPGA; 802)의 출력 신호에 대해 QR 분해 및 다차원 검출을 통해 심볼을 검출하는 MIMO 검출부(MIMO FPGA; 804)와, 상기 MIMO 검출부(MIMO FPGA; 804)에 의해 검출된 심볼에 대해 채널 복호화를 수행하여 데이터를 복원하는 채널 복호화부(LDPC FPGA; 806)를 포함한다.

이와 같은 기저대역 수신(DML) 보드의 각 구성 요소에 대한 인터페이스 및 동작을 살펴보면 다음과 같다.

각 기저대역 수신(DML) 보드는 초고속 수신 모듈(801)을 1장씩 장착할 수 있는데, 초고속 수신 모듈(801)과 디지털 선단부(DFE FPGA; 802))는 MICTOR 커넥터를 통해 연결될 수 있다. 초고속 수신 모듈(801)의 출력 신호는 228 비트로 구성되고, 40MHz 클록에 동기되어 전송된다.

디지털 선단부(DFE FPGA; 802)는 고속푸리에변환(FFT)을 통해 주파수 영역 신호를 시간 영역 신호로 변환하여, Ant [#0 ~ #7]의 I-FFT 출력 신호 및 Q-FFT 출력 신호를 MIMO1 FPGA(804)로 전송한다. 또한 디지털 선단부(DFE FPGA; 802)는 MIMO1 FPGA(804)와 제어 신호로서 인에이블(Enable), MCS 및 길이(Length), 콘텐 츠(Contents) 데이터를 주고받으며, MIMO1 FPGA NSSY(Number of Sampler Per Symbol) 신호를 MIMO1 FPGA(804)로 전달한다. 마찬가지로, 디지털 선단부(DFE FPGA; 802)는 MIMO2 FPGA(805)와 제어 신호로서 인에이블(Enable), MCS 및 길이(Length), 콘텐츠(Contents) 데이터를 주고받으며, MIMO2 FPGA NSSY(Number of Sampler Per Symbol) 신호를 MIMO2 FPGA(805)로 전달한다.

또한 디지털 선단부(DFE FPGA; 802)는 각각의 채널 복호화부인 LDPC FPGA(806)로 가중치 제로 포싱(WZF: Weight Zero Forcing)을 위한 Row split 신호 및 가중치 제로 포싱을 위한 변조(Modulation) 신호를 전달한다. 그리고 디지털 선단부(DFE FPGA; 802)는 로컬 CPU(803)와 연결되어, 모니터링 및 상태 정보 확인을 위한 신호를 주고받는다.

MIMO 검출부인 MIMO1 FPGA(804)는 디지털 선단부(DFE FPGA; 802)의 출력 신호에 대해 QR 분해 및 다차원 검출을 통해 획득된 로그우도율(LLR: Log Likelihood Ratio) 신호를 채널 복호화부인 각각의 LDPC FPGA(806)로 출력한다.

채널 복호화부는 4개의 LDPC FPGA(806)로 구현될 수 있는데, LDPC1 FPGA는 MIMO1 FPGA(804)로부터 LLR0 및 LLR1을 입력받고, LDPC2 FPGA는 MIMO1 FPGA(804)로부터 LLR2 및 LLR3을 입력받으며, LDPC3 FPGA는 MIMO1 FPGA(804)로부터 LLR4 및 LLR5을 입력받고, LDPC4 FPGA는 MIMO1 FPGA(804)로부터 LLR6 및 LLR7을 입력받는다. 그리고 각각의 LDPC FPGA에 의해 복호화된(docoded) 데이터는 백플랜(Backplane)을 통해서 1.2Gbps의 전송속도로 마스터 보드로 전송된다. 다시 말해, 각각의 LDPC FPGA에서는 복호화된 48 비트의 신호(Ldpcobo00[5:0], Ldpcobo01[5:0], Ldpcobo02[5:0], Ldpcobo03[5:0], Ldpcobo04[5:0], Ldpcobo05[5:0], Ldpcobo06[5:0], Ldpcobo07[5:0])를 백플랜을 통해 마스터 보드로 전송한다.

도 10은 본 발명에 따른 기저대역 수신(DML) 보드 상에서 운용되는 소프트웨어를 설명하기 위한 도면으로, 기저대역 수신 보드는 ARM 기반의 리눅스가 운영되며, 리눅스 기반의 디바이스 드라이버 및 응용프로그램이 동작된다. 운영되는 소프트웨어는 리눅스 커널 2.4, 시리얼 콘솔, FPGA 제어용 디바이스 드라이버, RF 수신정보와 보드 상태정보 수집 및 보드 제어용 응용프로그램, FPGA 테스트 응용 프로그램, 10/100 이더넷 디바이스 드라이버, 텔넷 데몬이 있다.

FPGA 제어용 디바이스 드라이버는 보드 상의 FPGA의 초기화, 활성화, 제어 등을 수행한다. FPGA 제어용 디바이스 드라이버가 로딩되면 FPGA의 초기화를 시행한다. 보드 제어용 응용프로그램에서 FPGA의 동작을 지시하면 FPGA는 활성화 상태가 된다. 그리고 보드 제어용 응용프로그램에서 FPGA의 레지스터를 읽기/쓰기 함으로써 FPGA를 제어한다.

FPGA 테스트 응용 프로그램은 디버깅 용도로 사용되며, FPGA 레지스터의 읽기/쓰기를 테스트해 볼 수 있는 간단한 인터페이스를 제공한다. FPGA는 보드 상태정보 및 통계정보, RF 수신에 관한 정보를 제공하며, 응용프로그램에서 이 정보를 읽어갈 수 있다. 응용프로그램에서는 이 정보를 수집하여 네트워크를 통해 관리 소프트웨어로 이 정보를 전달한다.

이더넷 디바이스 드라이버는 10/100 이더넷 제어기를 제어하여 보드 상의 이 더넷 포트를 활성화시킨다. 텔넷 데몬은 원격에서의 텔넷(telnet) 접속을 허용한다.

도 11은 본 발명에 따른 제어 보드의 상세 구성도를 나타낸 것이다.

제어 보드는 디지털 중간주파수 수신 보드(DIF-RX)와 디지털 중간주파수 송신 보드(DIF-TX)와 기저대역 수신 보드들과 마스터 보드의 이더넷 인터페이스가 백플랜(back plane)을 통해서 연결되며, 제어 보드에는 이더넷 스위치가 구비되어, 각 보드에 대한 이더넷 인터페이스가 제공된다.

슬롯 정보 수집 로직인 FPGA(CPLD)(1101)는 백플랜을 통해 연결되는 각 슬롯 보드의 이탈장 정보를 위한 신호를 제공받는다. 10/100M 이더넷 스위치(1102)는 각 보드별 이더넷 인터페이스를 스위칭하는 기능을 제공하며, 로컬 CPU(1103)와 연결되고, 로컬 CPU(1103)는 전면 이더넷 포트(RJ45)와 연결된다.

클록 분배 로직(1105)에 의해 분배되는 클록(40Mhz)들은 백플랜을 통해서 각각의 슬롯에 제공되고, LED 표시 로직(1104)은 시스템의 상태 정보를 전면 LED 표시 보드에 연결하기 위한 블록이다. 제어 보드에 사용되는 CPU(1103)는 2개의 이더넷 포트 및 로컬 CPU 버스가 연결되는 구조를 갖는다.

도 12는 제어 보드 상에서 운용되는 소프트웨어를 설명하기 위한 도면으로, 제어 보드 상에서는 ARM 기반의 리눅스가 운영되며, 리눅스 기반의 디바이스 드라이버 및 응용프로그램이 동작된다. 운영되는 소프트웨어는 리눅스 커널 2.4, 시리얼 콘솔, FPGA 제어용 디바이스 드라이버, 보드 상태정보 수집 및 각 보드 탈착 상태정보 수집과 보드 제어용 응용프로그램, FPGA 테스트 응용 프로그램, 이더넷 스 위치 제어용 디바이스 드라이버, 10/100 이더넷 디바이스 드라이버, 텔넷 데몬, 이너넷 스위치 테스트 응용 프로그램이 있다.

FPGA 제어용 디바이스 드라이버는 보드 상의 FPGA의 초기화, 활성화, 제어 등을 수행한다. FPGA 제어용 디바이스 드라이버가 로딩되면 FPGA의 초기화가 시행된다. 보드 제어용 응용프로그램에서 FPGA의 동작을 지시하면 FPGA는 활성화 상태가 된다. 보드 제어용 응용 프로그램에서 FPGA의 레지스터를 읽기/쓰기 함으로써 FPGA를 제어한다.

FPGA 테스트 응용 프로그램은 디버깅 용도로 사용되며, FPGA 레지스터의 읽기/쓰기를 테스트해 볼 수 있는 간단한 인터페이스를 제공한다. FPGA는 보드 상태정보 및 각 보드의 탈착 상태정보를 제공하며, 보드 상태정보 수집 및 각 보드 탈착 상태정보 수집과 보드 제어용 응용 프로그램에서 이 정보를 읽어갈 수 있다. 보드 상태정보 수집 및 각 보드 탈착 상태정보 수집과 보드 제어용 응용프로그램에서는 이 정보를 수집하여 네트워크를 통해 관리 소프트웨어로 전달한다. 이더넷 디바이스 드라이버는 10/100 이더넷 제어기를 제어하여 보드 상의 이더넷 포트를 활성화시킨다. 이더넷 스위치 디바이스 드라이버는 보드 상의 이더넷 스위치를 활성화한다.

관리 소프트웨어는 윈도즈(Windows) XP 운영체계 상에서 동작하고, 각 보드를 제어 및 모니터링하는 역할을 수행한다. 관리 소프트웨어는 기저대역 수신(DML) 보드에서 수신한 통계 정보 및 상태 정보 모니터링 기능과, 기저대역 수신(DML) 보드와 마스터 보드와 제어 보드의 제어 기능과, RF 성상도를 그래프로 표현하는 기 능과, 사용자 인터페이스를 제공하는 기능을 수행한다.

관리 소프트웨어는 각 보드의 응용프로그램들과 소켓으로 연결되어 통계정보, 상태정보, 제어정보를 주고받는다. 각 보드에서 전달받은 정보들은 사용자 인터페이스(UI)를 통해 표시된다. 특히 RF 관련된 정보는 성상도 형태로 표시된다. 관리 소프트웨어에서는 각 보드를 제어할 수 있는 사용자 인터페이스(UI)가 제공되어, 보드 별로 제어할 사항을 표시하여 제어할 수 있게 한다.

고속 무선 통신 시스템은 여러 모듈들이 복합적으로 구성되어 있기 때문에, 여러 모듈들을 실장하면서 모듈 간 초고속 인터페이스를 제공해주는 별도의 함체(Shelf) 제작이 필요하다.

함체는 3개의 기저대역 수신(DML) 보드, 마스터 보드, 제어 보드, 디지털 중간주파수 송수신 보드(DIF_RX, DIF_TX), RF 보드를 장착할 수 있는 9 슬롯의 구조를 제공한다.

각 슬롯의 폭은 9HP(45.72mm) 사이즈를 가지며, 각 보드에 높이가 높은 부품이나 쪽 보드를 장착할 수 있는 공간을 제공한다. 각 슬롯의 높이도 10U(444.5mm)를 갖는다.

함체의 전면에는 보드가 장착되고 전원 공급 및 보드간의 인터페이스를 연결해주는 백플랜이 제공된다. 백플랜 뒤에는 RTM(Rear Transition Module) 공간이 있는 구조를 갖는다.

함체의 전원 공급 장치의 전원은 외부에 -48V/2KW급의 전원 공급 장치에 의해 제공된다. 전원 공급 장치는 외부에서 입력되는 220V 전원을 내부에서 처리하여 -48V DC전원을 발생시켜 케이블을 통해 함체에 공급한다. 또한 함체 뒷면을 차지하는 백플랜은 모듈 간의 초고속 인터페이스를 원활하게 지원하는 역할을 한다. 백플랜은 두께 3T 이상으로 구성되며, 전원은 이중화하여 -48V A, -48V B, VRTN(Voltage return) A ,VRTN (Voltage return) B로 공급된다.

도 13은 본 발명에 따른 기저대역 송신 측의 물리계층 처리부와 디지털 중간주파수(DIF) 송신 보드간의 신호 전달 과정을 설명하기 위한 도면이고, 도 14는 본 발명에 따른 디지털 중간주파수(DIF) 수신 보드와 기저대역 수신 보드 간의 신호 전달 과정을 설명하기 위한 도면이다.

고속 무선 통신 시스템이 m개의 송신 안테나와 m개의 수신 안테나를 갖는 경우에 있어서 본 발명은 n개의 대역으로 나누어 디지털 중간주파수(DIF)부에서 낮은 클록으로 신호를 처리할 수 있도록 설계되었다. 예를 들어 고속의 데이터 전송을 위해 8개의 송신 안테나와 8개의 수신 안테나를 갖도록 하고, 120MHz의 대역폭을 갖도록 고속 무선 통신 시스템을 설계하는 경우에 대해 살펴본다. 이 경우 m=8이고 n=3이 된다. 여기서 디지털 아날로그 변환기(DAC)가 12비트이고, 아날로그 디지털 변환기(ADC)가 14비트를 사용한다면, 송신단은 총 40MHz(동작속도) x 12bit x 2(I/Q) x 3(대역) x 8(안테나수) = 23.04 Gbps의 속도를 갖게 되며, 각 대역별로 7.68 Gbps 급 전송 속도를 갖는다. 그리고 수신단은 총 40MHz(동작속도) x 14bit x 2(I/Q) x 3(대역) x 8(안테나수) = 26.88 Gbps의 속도를 갖게 되며, 각 대역별로 8.96 Gbps 급 전송 속도를 갖는다.

도 13을 참조하면, 기저대역 송신 측의 물리계층 처리부는 매체접근제어 부(MAC)로부터 저속의 동작 주파수를 갖는(예를 들어, 40MHz) m개의 채널 I와 Q 데이터를 저전압 트랜지스터 트랜지스터 로직(LVTTL: Low Voltage Transistor Transistor Logic) 형식으로 입력받아, n개의 대역별로 구비되는 초고속 송신 모듈(1301)을 통해 디지털 중간주파수(DIF) 송신 보드의 초고속 수신 모듈(1302)로 전달한다. n개의 대역별로 구비되는 초고속 수신 모듈(1302) 각각은 기저대역 송신측으로부터 전달된 신호를 m 개의 채널 처리부(1303)로 각각 전달한다. m개의 채널 처리부(1303) 각각은 n개의 초고속 수신 모듈(1302)로부터 입력된 각 대역별 신호를 결합하여 복소수 변조 및 이득 조절 등의 신호 처리를 수행한 후, 디지털 아날로그 변환기(DAC)를 통해 출력한다. 즉, 채널 처리부(1303) 각각은 40MHz의 대역을 갖는 3개의 대역 신호를 1:8 다상 필터 및 혼합기(Mixer)를 이용해 120MHz로 통합하여 디지털 아날로그 변환기(DAC)로 출력한다.

도 14를 참조하면, 아날로그 디지털 변환기(ADC)를 통해 입력된 디지털 신호는 m개의 채널 처리부(1401)로 각각 입력된다. 각 채널 처리부(1401)는 입력된 신호를 각 채널별로 필터링과 복조 및 이득 조정 등의 신호 처리를 수행한 후, n개의 초고속 송신 모듈(1402) 각각으로 전달한다. 즉, 각 채널 처리부(1401)는 아날로그 디지털 변환기(ADC)로부터 입력된 제로 중간주파수(Zero IF)의 3개의 대역 신호를 혼합기 및 필터를 이용해 별도의 40Mhz 대역 신호로 분리하여 n개의 초고속 송신 모듈(1402) 각각으로 전달한다. n개의 초고속 송신 모듈(1402) 각각은 m개의 채널 처리부(1401)로부터 전달된 전체 전송 대역을 각 대역별로 분리하여 기저대역 수신부의 n개의 초고속 수신 모듈(1403)로 전달한다.

한편, 전술한 바와 같은 본 발명의 방법은 컴퓨터 프로그램으로 작성이 가능하다. 그리고 상기 프로그램을 구성하는 코드 및 코드 세그먼트는 당해 분야의 컴퓨터 프로그래머에 의하여 용이하게 추론될 수 있다.　또한, 상기 작성된 프로그램은 컴퓨터가 읽을 수 있는 기록매체(정보저장매체)에 저장되고, 컴퓨터에 의하여 판독되고 실행됨으로써 본 발명의 방법을 구현한다. 그리고 상기 기록매체는 컴퓨터가 판독할 수 있는 모든 형태의 기록매체를 포함한다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

도 1은 본 발명에 따른 다중 안테나를 이용한 고속 무선 통신 시스템의 전체 블록 구성도,

도 2는 본 발명에 따른 고속 무선통신 시스템의 설계 구조를 설명하기 위한 도면,

도 3은 본 발명에 따른 마스터 보드의 상세 구성도,

도 4a 및 도 4b는 본 발명에 따른 마스터 보드의 MAC FPGA와 DPRAM과의 인터페이스를 설명하기 위한 도면,

도 5는 본 발명에 따른 마스터 보드의 MAC FPGA와 이더넷 인터페이스와의 인터페이스를 설명하기 위한 도면,

도 6a 및 도6b는 본 발명에 따른 마스터 보드의 MAC FPGA와 물리계층처리부(TX FPGA)와 수신 버퍼(RX FIFO FPGA)와의 인터페이스를 설명하기 위한 도면,

도 7은 본 발명에 따른 마스터 보드의 소프트웨어를 설명하기 위한 도면,

도 8은 본 발명에 따른 기저대역 수신 보드(DML)의 상세 구성도,

도 9a 및 도 9b는 본 발명에 따른 기저대역 수신 보드(DML)의 인터페이스를 설명하기 위한 도면,

도 10은 본 발명에 따른 기저대역 수신 보드(DML) 보드의 소프트웨어를 설명하기 위한 도면,

도 11은 본 발명에 따른 제어 보드의 상세 구성도,

도 12는 본 발명에 따른 제어 보드의 소프트웨어를 설명하기 위한 도면,

도 13은 본 발명에 따른 기저대역 송신 보드와 디지털 중간주파수 송신 보드 간의 신호 처리를 설명하기 위한 도면,

도 14는 본 발명에 따른 기저대역 수신 보드와 디지털 중간주파수 수신 보드 간의 신호 처리를 설명하기 위한 도면이다.

* 도면의 주요 부분에 대한 부호의 설명

1: 서버/응용부 2: 기저대역 송신부

3: 디지털 중간주파수(DIF) 송신부 4: 무선주파수(RF) 송신부

5: 무선주파수(RF) 수신부 6: 디지털 중간주파수(IF) 수신부

7: 기저대역 수신부 11: MAC 인터페이스부

12: MAC 13: 물리계층 처리부

14: 송신 DIF부 15: 디지털 아날로그 변환기(DAC)

16: 아날로그 디지털 변환기(ADC) 17: 수신 DIF부

18: 디지털 선단부(DFE) 19: MIMO 검출부

20: 채널 복호화부

Claims (10)

1. 다중 안테나를 이용하는 고속 무선통신 시스템의 데이터 송신장치에 있어서,

   송신 데이터 및 수신 데이터에 대한 매체접근제어 프로토콜 처리를 수행하고, 상기 송신 데이터에 대한 물리계층 처리 과정에서 전체 전송 대역을 복수 개(임의의 자연수 n)의 대역으로 분리하여 신호를 처리하는 기저대역 송신수단;

   상기 기저대역 송신수단으로부터 전달된 각 대역별 전송 신호를 중간주파수로 변환하여 각 대역별로 결합하고, 복수개의 송신 안테나 개수에 대응되는 복수 개(임의의 자연수 m)의 채널에 매핑하여 출력하는 디지털 중간주파수 송신수단; 및

   상기 디지털 중간주파수 송신수단으로부터 전달된 각 채널 신호를 무선주파수 신호로 변조하여 상기 복수개의 안테나를 통해 송출하는 무선주파수 송신수단

   을 포함하는 고속 무선통신 시스템용 송신장치.
2. 제 1 항에 있어서,

   상기 기저대역 송신수단은,

   수신되는 데이터를 일시 저장하는 수신 버퍼링수단;

   상기 수신 버퍼링수단에 버퍼링된 수신 데이터에 대한 매체접근제어 프로토콜 처리를 통해 이더넷 인터페이스를 통해 외부로 전달하고, 외부로부터 상기 이더넷 인터페이스를 통해 전달된 송신 데이터에 대한 매체접근제어 프로토콜 처리를 수행하는 매체접근제어 처리수단;

   상기 매체접근제어 처리수단으로부터 전달된 송신 패킷 데이터를 대역별로 분리하여 물리계층 처리를 수행하는 복수개의 물리계층처리수단; 및

   상기 복수개의 물리계층처리수단에 일대일 대응되어, 각 대역별 신호를 상기 디지털 중간주파수 송신수단으로 전달하는 복수개의 제1 초고속 송신수단

   을 포함하는 고속 무선통신 시스템용 송신장치.
3. 제 2 항에 있어서,

   상기 수신 버퍼링수단과, 상기 매체접근제어 처리수단과, 상기 복수개의 물리계층처리수단과, 상기 이더넷 인터페이스를 각각 제어하기 위한 제1 로컬 CPU를 더 포함하는 것을 특징으로 하는 고속 무선통신 시스템용 송신장치.
4. 제 3 항에 있어서,

   상기 수신 버퍼링수단과 상기 제1 로컬 CPU는 백플랜과 연결되는 것을 특징으로 하는 고속 무선통신 시스템용 송신장치.
5. 제 2 항에 있어서,

   상기 디지털 중간주파수 송신수단은,

   상기 제1 초고속 송신수단을 통해 전달되는 각 대역별 신호를 수신하여 상기 중간주파수로 변환하는 복수 개의 제1 초고속 수신수단;

   상기 복수개의 제1 초고속 수신수단들로부터 전달된 대역별 신호를 결합하고, 복소수 변조 및 이득 조절의 신호 처리를 수행하여 각 채널별로 매핑하여 출력하는 복수 개의 제1 채널 처리수단; 및

   상기 복수 개의 제1 채널 처리수단으로부터 각각 출력된 각 채널 신호를 아날로그 신호로 변환하여 출력하는 디지털 아날로그 변환수단

   을 포함하는 것을 특징으로 하는 고속 무선통신 시스템용 송신장치.
6. 다중 안테나를 이용하는 고속 무선통신 시스템의 데이터 수신장치에 있어서,

   복수 안테나를 통해 수신된 무선주파수 신호를 각각 하향 변환하여 출력하는 무선주파수 수신수단;

   상기 무선주파수 수신수단으로부터 입력된 전체 대역에 대한 복수 개(임의의 자연수 m)의 채널 신호들을 중간주파수 대역으로 변환하고, 임의의 자연수인 n개 대역의 기저대역 신호로 분리하여 출력하는 디지털 중간주파수 수신수단; 및

   상기 디지털 중간주파수 수신수단으로부터 n개의 대역으로 분리된 대역별 신호를 각각 입력받아 물리계층 처리와 다중 신호 검출 및 채널 복호화를 통해 기저대역의 데이터를 복원하는 복수개의 기저대역 수신수단

   을 포함하는 고속 무선통신 시스템용 수신장치.
7. 제 6 항에 있어서,

   상기 기저대역 수신수단 각각은,

   상기 디지털 중간주파수 수신수단으로부터 전송된 대역별 기저대역 신호를 수신하는 제2 초고속 수신수단;

   상기 제2 초고속 수신수단으로부터 입력된 대역별 기저대역 신호에 대한 동기 및 신호 복원을 수행하는 디지털 선단수단;

   상기 디지털 선단수단으로부터 각각 입력된 대역별 신호에 대해 QR 분해 및 다차원 검출을 통해 심볼을 검출하는 심볼 검출수단; 및

   상기 심볼 검출수단으로부터 각각 입력된 심볼 검출 신호를 이용해 수신된 신호에 대한 채널 복호화를 수행하여 데이터를 복원하는 복수 개의 채널 복호화수단

   을 포함하는 것을 특징으로 하는 고속 무선통신 시스템용 수신장치.
8. 제 7 항에 있어서,

   상기 디지털 선단수단과 연결되어 전체적인 제어를 수행하는 제2 로컬 CPU를 더 포함하는 것을 특징으로 하는 고속 무선통신 시스템용 수신장치.
9. 제 8 항에 있어서,

   상기 복수개의 채널 복호화수단은 백플랜과 연결되는 것을 특징으로 하는 고속 무선통신 시스템용 수신장치.
10. 제 7 항에 있어서,

    상기 디지털 중간주파수 수신수단은,

    상기 무선주파수 수신수단으로부터 입력된 각 채널별 아날로그 신호를 디지털 신호로 변환하기 위한 아날로그 디지털 변환수단;

    상기 아날로그 디지털 변환수단으로부터 전달된 전체 전송 대역의 채널별 신호를 중간주파수로 변환하고, n개의 대역으로 분리하여 출력하는 복수 개의 제2 채널 처리수단; 및

    상기 복수 개의 제2 채널 처리수단으로부터 입력된 각 대역별 신호를 기저대역으로 변환하고, 초고속 인터페이스를 통해 상기 제2 초고속 수신수단으로 출력하는 복수 개의 제2 초고속 송신수단

    을 포함하는 것을 특징으로 하는 고속 무선통신 시스템용 수신장치.

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