CN113093623A - 一种导航抗干扰方法 - Google Patents

Abstract

本发明公开了一种导航抗干扰方法，属于导航控制技术领域，解决了导航抗干扰指标和接收灵敏性问题，其技术方案要点是AD接口与AD转换芯片进行通信，接受将模拟信号转化过来的数字信号，然后经过数字下变频，低通滤波，抽取转换成基带信号。基带信号通过功分器将上支路信号送入数据样本缓存器RAM，交由DSP做算法求出权值W，下支路送入抗干扰滤波器与权值W进行加权求和。滤波器的输出Y经过内插，低通滤波，正交上变频以后将基带信号调制成中频数字信号，最后经过DA接口转换送到DA转换器转换成模拟信号，达到了提高灵敏度、增加抗干扰技术指标效果。

Description

一种导航抗干扰方法

技术领域

本发明涉及导航通信领域，无人机控制方面，特别地，涉及一种导航 抗干扰方法。

背景技术

一般来说，在导航抗干扰的算法和应用上由于信号处理和控制器内部 资源调配的不合理，大大提高了控制器的处理时间，并且受外界干扰和电 磁干扰影响，可靠性和灵敏度都不稳定，无法提高抗干扰指标。

发明内容

本发明的目的在于针对现有技术的不足之处，至少在一定程度上解决 相关技术中的技术问题，提供一种导航抗干扰方法，以达到提高控制、接 收灵敏度和抗干扰指标的目的。

为了解决上述技术问题，本发明的技术方案是：包括具有AD接口、 DA接口和FGPA模块和DSP模块，其特征是，所述AD接口与外部的AD转 换芯片进行通信，接受将外部的模拟信号通过外部的AD转换芯片进行转 化过来的数字信号；

将所述数字信号经过数字下变频，再低通滤波，而后抽取滤波转换成 基带信号；

所述基带信号通过功分器将上支路信号送入数据样本缓存器RAM，交 由DSP模块做算法求出权值W，将下支路送入抗干扰滤波器与所述权值W 进行加权求和；

所述抗干扰滤波器的输出Y经过内插，低通滤波，正交上变频以后将 基带信号调制成中频数字信号，

最后经过DA接口转换送到外部的DA转换器转换成模拟信号

本发明技术效果主要体现在以下方面：采用数字下变频方法，由于信 号的频谱呈双边带，混频时采用一对正交乘法器，滤波器采用一对FIR低 通滤波器。抽取器对原数字信号中的样本进行抽取，降低采样率，以便满 足后续模块中对数据流速率的要求，减轻其运算负担。

附图说明

图1为接口功能和抗干扰算法实现流程图；

图2为数字下变频方法流程图；

图3为权值更新模块框图；

图4为加权上变频数学模型结构；

图5为正交数字上变频模块中内插的调制数学模型；

图6为DSP算法流程图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，下 面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，以使本 发明技术方案更易于理解和掌握，而不能理解为对本发明的限制。

FPGA(Field Programmable Gate Array)是在PAL、GAL等可编程器 件的基础上进一步发展的产物，也称FPGA模块。它是作为专用集成电路 (ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足， 又克服了原有可编程器件门电路数有限的缺点。

DSP芯片或DSP模块，也称数字信号处理器，是一种特别适合于进行 数字信号处理运算的微处理器，其主要应用是实时快速地实现各种数字信 号处理算法。根据数字信号处理的要求，DSP芯片一般具有如下主要特 点：

(1)在一个指令周期内可完成一次乘法和一次加法；

(2)程序和数据空间分开，可以同时访问指令和数据；

(3)片内具有快速RAM，通常可通过独立的数据总线在两块中同时 访问；

(4)具有低开销或无开销循环及跳转的硬件支持；

(5)快速的中断处理和硬件I/O支持；

(6)具有在单周期内操作的多个硬件地址产生器；

(7)可以并行执行多个操作；

(8)支持流水线操作，使取指、译码和执行等操作可以重叠执行。

实施例：

基于FPGA+DSP的接口功能和抗干扰算法实现流程如图1所示。AD接 口可以连接外部的AD转换芯片进行通信，接受将模拟信号转化过来的数 字信号，外部的AD转换芯片的作用是将模拟信号转换为数字信号。然后 经过数字下变频，低通滤波，抽取转换成基带信号。基带信号通过功分器 将上支路信号送入数据样本缓存器RAM，交由DSP模块做算法求出权值 W，下支路送入抗干扰滤波器与权值W进行加权求和。抗干扰滤波器的输 出Y经过内插，低通滤波，正交上变频以后将基带信号调制成中频数字信 号，最后经过DA接口转换送到DA转换器转换成模拟信号。

参考图2所示，关于数字下变频技术方法，数字下变频(Digital Down Coversion，DDC)技术，它将采样率较低的信号送给后续的基带信 号处理单元，包括正交混频、低通滤波和抽取器(二次采样)。数字混频 器利用经离散化的单频本振信号与采样后的I、Q两路信号在乘法器中相 乘，把宽带频谱搬移至基带，再进行低通滤波、抽取，并由多相滤波器组选出相应的信道。由于信号的频谱呈双边带，混频时采用一对正交乘法 器，滤波器采用一对FIR低通滤波器。抽取器对原数字信号中的样本进行 抽取，降低采样率，以便满足后续模块中对数据流速率的要求，减轻其运 算负担。

数字下变频的主要功能是将数字化的中频信号变至基带，得到正交的 I、Q数据流。数字下变频器有两个重要作用：其一是把中频信号变为零 中频信号；其二是降低采样率。使采样率降低的变换称为抽取。要进行无 失真的抽取，必须在抽取前将信号变换到零中频，再进行低通滤波来防止 频率混叠，最后对数字信号进行抽取。将DDC这部分工作交给FPGA芯片 完成是合适的，也是可行的，这样具有较强的可行性。

参考图1和图3所示，另外，本方案还设计了权值更新程序，在本模 块设计当中采用了乒乓操作来保证权值及时、无误的更新。通过“输入数 据流选择单元”以及“输出数据流选择单元”相互密切配合来实现权值按 节拍的切换，使得经过缓冲的数据流毫无停顿地传送给“数据流运算处理 模块”来进行运算与处理。权值由DSP的数据线和地址线传送进来并通过 权值缓冲模块进行缓存，权值缓冲模块由双端口RAM实现，“输入数据流 选择单元”和“输出数据流选择单元”由RAM的使能信号和二选一选择器 构成，自适应滤波的权值更新完后，送入运算模块作后续处理。

每次权值W读取完以后，状态机在最后一个状态产生一个高脉冲信 号。表明此次加权动作结束并准备下一次的加权动作。同时权值更新完毕 后，DSP使FLAG信号抬高产生一个脉冲信号，表明此时新的权值已经存 储完毕。权值更新模块根据这两个信号再通过简单的逻辑运算实现乒乓结 构的翻转动作。在下一次加权动作前，新的权值已经切换到位。

进一步的，在本模块设计当中前面一部分为加权设计，后面一部分为 内插后的数字上变频设计。其结构框图如图4所示。在加权设计当中，输 入X，权值W，输出Y均为IQ两路信号。其中X为经过数字下变频，抽取 以后的输入信号，X[x₁₁x₂₁…x_M1 x₂₁x₂₂…x_M2 x_1N x_2N…x_MN]^T

W为DSP更新的权值。

图4中，DSP内计算出的权值是浮点型的，而加权求和是在FPGA内 完成的且适合做定点运算。因此有必要把权值W转换成定点数的形式，而 在转换的过程中发现36个权值基本上都是小数，若直接转换则会被转换 成0，因此在浮点数转换成定点数之前先乘以一个系数，该系数的大小根 据精度的要求自己定义，为了后续处理方便一般取2n，权值转换成定点 数后计算Y＝WHX。

正交数字上变频模块采用的是基于内插的调制模型，其基本数学模型 如图5所示。在正交上变频之前先内插n个零点，提高数据速率。内插后 频谱会压缩，搬移。因此在内插过后要用数字滤波器对Y(n)进行滤波。 当内插因子比较大时，低通滤波器会因为阶数太高而难以实现，此时可以 用多级内插来实现。

参考图6所示，DSP算法的实现是通过图6所示的流程步骤，DSP的 基本简单算法如图6所示，采用基于LMS的空时自适应算法来实现权值的 求取与更新，并及时的交由FPGA来实现相应应用。自适应处理解决的是 随机信号的统计特性未知时，如何去自适应更新W系数达到过滤出想要的 信号，其中W的解最终接近于维纳解W*，也就是说和维纳滤波的最终目 的是一样的：实现一个处理器对信号进行过滤；只不过维纳滤波知道信号 的统计特征，因此在后续滤波器的设计中依据这些统计特征即可一步到位 的设计出处理器(H,也即是滤波系数或者是系统函数)；而自适应滤波采用 的方法是增加一个期望信号d(t)(或者说参考信号更好一些)，因此就 有两路信号，这两路信号是有差别的，可能1路包含了噪声n(t)，第2 路包含了噪声和想要的信号s(t)+n(t)，然后依据这两路信号的误差最小 判据，并采用一定的优化算法去逐步的迭代计算，当满足误差在某一个最 小值时，既可以求出W系数。

首先是START，主要操作有∶配置系统寄存器(SYSCON)、程序控制 寄存器(SOCTL)、中断控制寄存器(INTCTL)，主要定义存储器状态、 中断使能等，这些操作在主函数开头实现；

从FPGA内读取采集到的数据，通过调用子函数data_read来实现；

数据读取完毕后给FLAGO信号一个脉冲周期，告诉FPGA数据读取 完，FPGA可以进行下一轮数据的存储，此操作可以通过配置FLAG控制寄 存器来实现；

将读取完的数据转化为32位浮点数，此后DSP将进行浮点数计算。

然后是初始化，主要操作有∶将初始值清零，然后计算阻塞矩阵，赋 值衰减因子，权向量初始化，空时二维方向归一化等自适应相应参数的计 算。

再是空时自适应算法迭代计算，权值求出后，将权值的格式由浮点数 转变为定点数，需要注意的是计算出的权值基本上都是小数，若直接转 化，则会转换成0，因此在浮点数转换成定点数之前先乘以一个系数，一 般是2n为宜。将计算出的权值传送给FPGA进行加权处理，权值的写操作 通过调用子写函数来实现。权值的写操作完成之后，向外部相应信号发送 一个脉冲周期，告诉FPGA权值更新完成，将数据送到FPGA中。

当然，以上只是本发明的典型实例，除此之外，本发明还可以有其它 多种具体实施方式，凡采用等同替换或等效变换形成的技术方案，均落在 本发明要求保护的范围之内。

Claims (5)

1.一种导航抗干扰方法，包括具有AD接口、DA接口和FGPA模块和DSP模块，其特征是，所述AD接口与外部的AD转换芯片进行通信，接受将外部的模拟信号通过外部的AD转换芯片进行转化过来的数字信号；

将所述数字信号经过数字下变频，再低通滤波，而后抽取滤波转换成基带信号；

所述基带信号通过功分器将上支路信号送入数据样本缓存器RAM，交由DSP模块做算法求出权值W，将下支路送入抗干扰滤波器与所述权值W进行加权求和；

所述抗干扰滤波器的输出Y经过内插，低通滤波，正交上变频以后将基带信号调制成中频数字信号，

最后经过DA接口转换送到外部的DA转换器转换成模拟信号。

2.如权利要求1所述的导航抗干扰方法，其特征在于：所述数字下变频方法包括将采样率较低的信号送给后续的基带信号处理单元，基带信号处理单元包括正交混频器、低通滤波器和抽取器；

所述正交混频器利用经离散化的单频本振信号与采样后的I、Q两路信号在乘法器中相乘，把宽带频谱搬移至基带，再进行低通滤波和抽取，并由多相滤波器组选出相应的信道；

当信号的频谱呈双边带，混频时采用一对正交乘法器，滤波器采用一对FIR低通滤波器，抽取器对原数字信号中的样本进行抽取。

3.如权利要求1所述的导航抗干扰方法，其特征在于：所述DSP模块还具有权值更新步骤，DSP模块具有输入数据流选择单元、输出数据流选择单元以及数据流运算处理模块，输入数据流选择单元和输出数据流选择单元相互配合来实现权值按节拍的切换，并将经过缓冲的数据流毫无停顿地传送给数据流运算处理模块来进行运算与处理；

权值由DSP模块的数据线和地址线传送进来并通过权值缓冲模块进行缓存，所述权值缓冲模块具有双端口RAM模块，自适应滤波的权值更新完后，送入运算模块作后续处理。

4.如权利要求3所述的导航抗干扰方法，其特征在于：所述DSP模块内的状态机在每次权值W读取完以后，状态机在最后一个状态产生一个高脉冲信号，表明此次加权动作结束并准备下一次的加权动作，同时权值更新完毕后，DSP模块使FLAG模块的信号抬高产生一个脉冲信号，表明此时新的权值已经存储完毕；权值更新模块根据这两个信号再通过简单的逻辑运算实现乒乓结构的翻转动作，在下一次加权动作前，新的权值已经切换到位。

5.如权利要求1所述的导航抗干扰方法，其特征在于：所述DSP模块采用基于LMS的空时自适应算法来实现权值的求取与更新，并及时的交由FPGA模块，步骤一：配置系统寄存器(SYSCON)、程序控制寄存器(SOCTL)、中断控制寄存器(INTCTL)，主要定义存储器状态、中断使能；

步骤二：从FPGA模块内读取采集到的数据，通过调用子函数来实现；

步骤三：数据读取完毕后给FLAGO信号一个脉冲周期，告诉FPGA模块数据读取完，FPGA模块可以进行下一轮数据的存储，此操作可以通过配置FLAG控制寄存器来实现；

步骤四：将读取完的数据转化为32位浮点数，此后DSP模块将进行浮点数计算；

步骤五：然后是初始化，主要操作有∶将初始值清零，然后计算阻塞矩阵，赋值衰减因子，权向量初始化，空时二维方向归一化自适应相应参数的计算。

Images