CN113422756B - 验证数据传输方法、速率转换装置以及验证数据传输系统 - Google Patents
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Abstract
本发明公开一种验证数据传输方法，用于速率转换装置，速率转换装置分别与计算机和硬件仿真加速器连接；方法包括以下步骤：接收硬件仿真加速器发送的验证数据，验证数据是对待验证芯片进行验证获得，验证数据的波特率与硬件仿真加速器的数据传输协议的第一时钟对应；利用第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据，第一发送数据的波特率与第二时钟对应；将第一发送数据发送至计算机。本发明还公开了一种速率转换装置和验证数据传输系统。利用本发明的方法，硬件仿真加速器的频率不需要降低，可以在较高的性能模式下进行待验证芯片的验证，使得验证效率较高。
Description
技术领域
本发明涉及芯片验证技术领域，特别涉及一种验证数据传输方法、速率转换装置以及验证数据传输系统。
背景技术
随着芯片设计规模的越来越大，传统的EDA验证和FPGA原型验证在仿真速度和资源容量上日益制约着芯片研发的效率，于是出现了一种新的验证工具：硬件仿真加速器(Emulator)。硬件仿真加速器兼有EDA仿真和FPGA验证的优点，由于它具有仿真速度快、容量大和调试性能好等优点，使得硬件仿真加速器的应用越来越广泛。
在芯片验证中，公布了一种芯片验证系统，包括Emulator、连接板和计算机，待验证芯片被放到Emulator内部，Emulator通过专用的线缆连接到连接板(例如Memory IO板)，连接板通过串口线连接到计算机。。
采用上述系统对待验证芯片进行验证时，Emulator对待验证芯片进行验证，以获得固定波特率的数据，并通过连接板将该固定波特率的数据发送至计算机。
但是，采用现有的芯片验证系统，对待验证芯片进行验证时，验证效率较低。
发明内容
本发明的主要目的是提供一种验证数据传输方法、速率转换装置以及验证数据传输系统，旨在解决现有技术中采用现有的芯片验证系统，对待验证芯片进行验证时，验证效率较低的技术问题。
为实现上述目的，本发明提出一种验证数据传输方法，用于速率转换装置，所述速率转换装置分别与计算机和硬件仿真加速器连接；所述方法包括以下步骤：
接收所述硬件仿真加速器发送的验证数据，所述验证数据是对待验证芯片进行验证获得，所述验证数据的波特率与所述硬件仿真加速器的数据传输协议的第一时钟对应；
利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据，所述第一发送数据的波特率与所述第二时钟对应；
将所述第一发送数据发送至所述计算机。
可选的，所述速率转换装置包括第一接收模块、第一异步转换模块和第一发送模块；所述第一接收模块利用所述硬件仿真加速器的第一配置信息配置；所述第一发送模块利用所述计算机第二配置信息配置；所述接收所述硬件仿真加速器发送的验证数据的步骤，包括：
通过所述第一接收模块接收所述硬件仿真加速器发送的验证数据；
所述利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据的步骤之前，所述方法还包括：
通过所述第一接收模块对所述验证数据进行解析，以获得第一中间数据；
所述利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据的步骤，包括：
通过所述第一异步转换模块利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据；
所述将所述第一发送数据发送至所述计算机的步骤之前，所述方法还包括：
通过所述第一发送模块对所述第一发送数据进行转换，以获得第一结果数据；
所述将所述第一发送数据发送至所述计算机的步骤，包括：
所述通过所述第一发送模块将所述第一结果数据发送至所述计算机。
可选的，所述通过所述第一接收模块接收所述硬件仿真加速器发送的验证数据的步骤之前，所述方法还包括：
通过所述第一接收模块接收所述硬件仿真加速器发送的所述第一时钟和所述第一配置信息，并利用所述第一配置信息进行配置；
通过所述第一异步转换模块接收所述第一接收模块发送的第一时钟。
可选的，所述速率转换装置包括第二接收模块、第二异步转换模块和第二发送模块，所述第二接收模块利用所述第二配置信息配置，所述第二发送模块利用所述第一配置信息配置；所述通过所述第一发送模块将所述第一结果数据发送至所述计算机的步骤之后，所述方法还包括：
通过所述第二接收模块接收所述计算机发送的目标数据，并对所述目标数据进行解析，以获得第二中间数据，所述目标数据的波特率与所述第二时钟对应；
通过所述第二异步转换模块利用所述第二时钟，从所述目标数据中提取第二目标内容，并利用所述第一时钟，将所述第二目标内容转换为第二发送数据，所述第二发送数据的波特率与所述第一时钟对应；
通过所述第二发送模块对所述第二发送数据进行转换，以获得第二结果数据，并将所述第二结果数据发送至所述硬件仿真加速器。
可选的，所述验证数据、所述第一结果数据、所述目标数据和所述第二结果数据均为基于UART协议的数据。
可选的，所述第一配置信息包括所述仿真加速器的UART分频因子、UART数据位数、UART停止位和UART校验位。
此外，为实现上述目的，本发明还提出了一种速率转换装置，所述速率转换装置分别与计算机和硬件仿真加速器连接；所述装置包括：
第一接收模块，用于接收所述硬件仿真加速器发送的验证数据，所述验证数据是对待验证芯片进行验证获得，所述验证数据的波特率与所述硬件仿真加速器的数据传输协议的第一时钟对应；
第一异步转换模块，用于利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据，所述第一发送数据的波特率与所述第二时钟对应；
第一发送模块，用于将所述第一发送数据发送至所述计算机。
可选的，所述第一接收模块利用所述硬件仿真加速器的第一配置信息配置；所述第一发送模块利用所述计算机第二配置信息配置；
所述第一接收模块，还用于对所述验证数据进行解析，以获得第一中间数据；
所述第一异步转换模块，用于利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据；
所述第一发送模块，用于对所述第一发送数据进行转换，以获得第一结果数据；并将所述第一结果数据发送至所述计算机。
可选的，
所述第一接收模块，还用于在接收所述验证数据之前，接收所述硬件仿真加速器发送的所述第一时钟和所述第一配置信息，并利用所述第一配置信息进行配置；
所述第一异步转换模块，用于接收所述第一接收模块发送的所述第一时钟。
可选的，所述装置还包括第二接收模块、第二异步转换模块和第二发送模块，所述第二接收模块利用所述第二配置信息配置，所述第二发送模块利用所述第一配置信息配置；其中，
第二异步转换模块，用于利用所述第二时钟，从所述目标数据中提取第二目标内容，并利用所述第一时钟，将所述第二目标内容转换为第二发送数据，所述第二发送数据的波特率与所述第一时钟对应；
第二发送模块，用于对所述第二发送数据进行转换，以获得第二结果数据；并将所述第二结果数据发送至所述硬件仿真加速器。
此外，为实现上述目的，本发明还公开了一种验证数据传输系统，所述系统包括计算机、硬件仿真加速器以及如上述任一项所述的速率转换装置。
本发明技术方案提出了验证数据传输方法，用于速率转换装置，所述速率转换装置分别与计算机和硬件仿真加速器连接；所述方法包括以下步骤：接收所述硬件仿真加速器发送的验证数据，所述验证数据是对待验证芯片进行验证获得，所述验证数据的波特率与所述硬件仿真加速器的数据传输协议的第一时钟对应；利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据，所述第一发送数据的波特率与所述第二时钟对应；将所述第一发送数据发送至所述计算机。
由于，现有的芯片验证系统中，硬件仿真加速器将验证数据发送至计算机时，为了保证计算机可以识别出验证数据，验证数据的波特率必须与计算机对应，但是，要验证数据的波特率与计算机对应，就需要将性能较高的硬件仿真加速器的频率降低，才能获得与计算机对应的固定波特率的验证数据，这使得硬件仿真加速器的性能被限制，从而导致验证过程时长较大，验证效率较低。采用本发明的方法，速率转换装置可以利用第一时钟和第二时钟，对验证数据的进行转换，以获得第一发送数据，硬件仿真加速器获得的验证数据的波特率并不需要与计算机对应，硬件仿真加速器的频率不需要降低，硬件仿真加速器可以在较高的性能模式下进行待验证芯片的验证，使得验证过程的时长较短，验证效率较高。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明的数据传输方法的第一实施例流程图
图2为本发明的速率转换装置第一实施例的结构示意图；
图3为本发明的速率转换装置第二实施例的结构示意图；
图4为本发明的速率转换装置第三实施例的结构示意图；
图5为本发明的速率转换装置第四实施例的结构示意图；
图6为本发明验证数据传输系统第一实施例的结构框图；
图7为本发明验证数据传输系统第二实施例的结构框图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参照图1，图1为本发明的数据传输方法的第一实施例流程图。所述方法用于速率转换装置，所述速率转换装置分别与计算机和硬件仿真加速器连接；所述方法包括以下步骤：
步骤S11：接收所述硬件仿真加速器发送的验证数据，所述验证数据是对待验证芯片进行验证获得，所述验证数据的波特率与所述硬件仿真加速器的数据传输协议的第一时钟对应；
步骤S12：利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据，所述第一发送数据的波特率与所述第二时钟对应；
步骤S13：将所述第一发送数据发送至所述计算机。
需要说明的是，本发明的执行主体是速率转换装置，速率转换装置用于实现本发明上述步骤。
需要说明的是，目前连接板(Memory IO板)内都是没有软件逻辑的，只有硬件连线，也就是仅仅把硬件仿真加速器的UART信号接口与计算机的UART信号接口连接起来。UART是一种异步通信的协议而且没有速率协商机制，需要用户把两端的波特率、停止码、数据长度和校验等信息配置的完全一样才能正确接收数据，否则无法正确的收发数据，此时的典型现象是打印出来的是无法识别的乱码。
在对待验证芯片进行验证时，硬件仿真加速器每次编译出来的版本的运行频率是不固定的，它会随着设计代码的变化、资源利用率的变化、甚至对外硬件接口IO数量的变化而变化。硬件仿真加速器内运行的UART模块的波特率是根据这个随着版本而变化的运行频率而计算出来的，所以存在着每次编译出来的版本的波特率会变化的情况，此时，如果计算机的UART模块的波特率不做调整，就会出现硬件仿真加速器与计算机相互不能正确的通信，导致计算机获得的数据展示为乱码。
通常，将硬件仿真加速器的运行频率限定为低频率(与计算机的运行频率相同)，以保证硬件仿真加速器内运行的待验证芯片的UART模块的波特率，与计算机的UART模块的波特率相同。但是此时，硬件仿真加速器的性能被限制，大大降低了硬件仿真加速器对待验证芯片验证的效率。
需要说明的是，验证数据为硬件仿真加速器发送的数据，第一时钟即为所述硬件仿真加速器对待验证芯片验证进行验证时，硬件仿真加速器的UART模块的实时UART时钟，硬件仿真加速器的UART模块的实时UART时钟通常是变化的，需要在每次进行待验证芯片的验证时，将对应的第一时钟实时发送至速率转换装置。第二时钟为计算机的UART模块的实时UART时钟，通常计算机的UART时钟是固定不变的。
在一实施例中，速率转换装置的结构参照图2，图2为本发明的速率转换装置第一实施例的结构示意图。所述装置2包括：
第一接收模块21，用于接收所述硬件仿真加速器发送的验证数据，所述验证数据是对待验证芯片进行验证获得，所述验证数据的波特率与所述硬件仿真加速器的数据传输协议的第一时钟对应。
第一异步转换模块22，用于利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据，所述第一发送数据的波特率与所述第二时钟对应。
第一发送模块23，用于将所述第一发送数据发送至所述计算机。
进一步的，参照图2的结构，所述第一接收模块21利用所述硬件仿真加速器的第一配置信息配置；所述第一发送模块23是利用所述计算机第二配置信息配置；所述接收所述硬件仿真加速器发送的验证数据的步骤，包括：通过所述第一接收模块21接收所述硬件仿真加速器发送的验证数据；
所述利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据的步骤之前，所述方法还包括：通过所述第一接收模块21对所述验证数据进行解析，以获得第一中间数据；
所述利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据的步骤，包括：通过所述第一异步转换模块利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据；
所述将所述第一发送数据发送至所述计算机的步骤之前，所述方法还包括：通过所述第一发送模块23对所述第一发送数据进行转换，以获得第一结果数据；
所述将所述第一发送数据发送至所述计算机的步骤，包括：所述通过所述第一发送模块23将所述第一结果数据发送至所述计算机。
需要说明的是，硬件仿真加速器发送的验证数据是经过硬件仿真加速器的UART模块处理后的验证数据，为UART格式的数据，需要所述第一接收模块对所述验证数据进行解析，以获得第一中间数据，所述第一中间数据即是解析后的验证数据，解析后的验证数据才能进行波特率的转换，解析前的验证数据是无法进行波特率转换的。同理，第一发送数据是经过波特率转换的数据，相对于第一中间数据，第一发送数据的数据格式并未改变，而计算机接收的数据需要是UART格式的数据，需要对第一发送数据进行转换，以获得UART格式的第一结果数据，第一结果数据才能被计算机的UART模块接收和识别。
第一配置信息，是指所述硬件仿真加速器对待验证芯片验证进行验证时，硬件仿真加速器中UART模块的实时的配置信息。第二配置信息是指计算机的中UART模块的配置信息，通常计算机的配置信息是固定不变的，即可以将计算机的配置信息存入第一发送模块，并在计算机不更改的前提下，不需要继续获取第二配置信息。
具体应用中，第一异步转换模块，可以是异步FIFO模块，FIFO模块利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据。
进一步的，参照图2的结构，所述通过所述第一接收模块21接收所述硬件仿真加速器发送的验证数据的步骤之前，所述方法还包括：通过所述第一接收模块21接收所述硬件仿真加速器发送的所述第一时钟和所述第一配置信息，并利用所述第一配置信息进行配置；通过所述第一异步转换模块22接收所述第一接收模块发送的第一时钟。
基于上文的描述，硬件仿真加速器每次编译出来的版本的运行频率是不固定的，即，硬件仿真加速器在每次对待验证芯片进行验证时，其对应的实时UART时钟和配置信息可能是不同的，需要在在一次验证过程中，获取一次第一时钟和第一配置信息。
其中，第一配置信息包括所述仿真加速器的UART分频因子、UART数据位数、UART停止位和UART校验位，同理，第二配置信息包括计算机的UART分频因子、UART数据位数、UART停止位和UART校验位。
可以理解的是，第一接收模块和第一发送模块是基于UART协议的模块，需要利用第一配置信息和第二配置信息分别对其进行配置，第一接收模块在被配置后，才能正确的解析硬件仿真加速器发送的验证数据，第一发送模块在被配置后，才能正确的发送UART格式的第一结果数据。
进一步的，在另一实施例中，速率转换装置的结构参照图3，图3为本发明的速率转换装置第二实施例的结构示意图。
在图3中，所述速率转换装置2还包括第二接收模块24、第二异步转换模块25和第二发送模块26，所述第二接收模块24利用所述第二配置信息配置，所述第二发送模块26利用所述第一配置信息配置；所述通过所述第一发送模块将所述第一结果数据发送至所述计算机的步骤之后，所述方法还包括：
通过所述第二接收模块24接收所述计算机发送的目标数据，并对所述目标数据进行解析，以获得第二中间数据，所述目标数据的波特率与所述第二时钟对应；
通过所述第二异步转换模块25利用所述第二时钟，从所述目标数据中提取第二目标内容，并利用所述第一时钟，将所述第二目标内容转换为第二发送数据，所述第二发送数据的波特率与所述第一时钟对应；
通过所述第二发送模块26对所述第二发送数据进行转换，以获得第二结果数据，并将所述第二结果数据发送至所述硬件仿真加速器。
需要说明的是，目标数据即为计算机获得的，需要发送至硬件仿真加速器的数据，其数据的具体处理过程参照上文描述，此处不再赘述。
可以理解的是，第二接收模块和第二发送模块是基于UART协议的模块，需要利用第一配置信息和第二配置信息分别对其进行配置，第二接收模块在被配置后，才能正确的解析计算机发送的验证数据，第二发送模块在被配置后，才能正确的发送UART格式的第二结果数据。
所述验证数据、所述第一结果数据、所述目标数据和所述第二结果数据均为UART格式。即，所述验证数据、所述第一结果数据、所述目标数据和所述第二结果数据均是基于UART协议的。
本发明技术方案提出了验证数据传输方法，用于速率转换装置，所述速率转换装置分别与计算机和硬件仿真加速器连接；所述方法包括以下步骤：接收所述硬件仿真加速器发送的验证数据，所述验证数据是对待验证芯片进行验证获得，所述验证数据的波特率与所述硬件仿真加速器的数据传输协议的第一时钟对应；利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据，所述第一发送数据的波特率与所述第二时钟对应；将所述第一发送数据发送至所述计算机。
由于，现有的芯片验证系统中，硬件仿真加速器将验证数据发送至计算机时，为了保证计算机可以识别出验证数据，验证数据的波特率必须与计算机对应，但是，要验证数据的波特率与计算机对应，就需要将性能较高的硬件仿真加速器的频率降低，才能获得与计算机对应的固定波特率的验证数据，这使得硬件仿真加速器的性能被限制，从而导致验证过程时长较大，验证效率较低。采用本发明的方法，速率转换装置可以利用第一时钟和第二时钟，对验证数据的进行转换，以获得第一发送数据，硬件仿真加速器获得的验证数据的波特率并不需要与计算机对应，硬件仿真加速器的频率不需要降低，硬件仿真加速器可以在较高的性能模式下进行待验证芯片的验证，使得验证过程的时长较短，验证效率较高。
参照图4，图4为本发明的速率转换装置第三实施例的结构示意图。图4中，UART速率转换装置即为本申请的速率转换装置，PC机即为计算机。
UART1接收模块即为所述第一接收模块，UART2发送模块即为所述第一发送模块，与UART1接收模块连接的异步转换模块即为所述第一异步转换模块；其中，EMU为硬件仿真加速器的简称，EMU输入的UART1配置信息即为所述第一配置信息。可以理解的是，在该实施例中，在不同的芯片验证过程中，第一配置信息需要分别获取，即每次对待验证芯片进行验证时，均需要获取第一配置信息和第一时钟。
另外，UART1发送模块即为所述第二发送模块，UART2接收模块即为所述第二接收模块，与UART2接收模块连接的异步转换模块即为所述第二异步转换模块；其中，UARY2配置信息即为所述第二配置信息。可以理解的是，在该实施例中，第二配置信息和第二时钟均是计算机固定的参数值，只需要进行一次获取和配置，在不同的芯片验证过程中，并不需要再次获取。
在图4中，①表示硬件仿真加速器传给UART速率转换装置(所述速率装换装置)的UART时钟，即第一时钟。②表示硬件仿真加速器传给UART速率转换装置的UART发送方向的数据，所述验证数据。③表示硬件仿真加速器传给UART速率转换装置的芯片内部UART的第一配置信息，包括UART分频因子、UART数据位数、UART停止位和UART校验位等。④速率转换装置传给硬件仿真加速器的UART接收数据，所述第二结果数据，基于计算机(图4中的PC机)发送的目标数据获得。
在另一实施例中，速率转换装置可以通过串口线连到串口服务器(串口服务器是一种可以把串口数据转换为以太网接口数据的设备)上，串口服务器再通过网线连到计算机(PC机)。
在另一实施例中，速率转换装置通过串口线连到串口服务器，串口服务器再通过网线连接到交换机，计算机再通过网线连接到交换机。这种应用场景下，一个计算机可以连接多个UART速率转换装置而不需要额外的连接串口线。这在硬件环境的连线上非常的方便(PC机无需连接额外的串口线)。而且一个PC机可以连接多个UART速率转换装置，突破了PC机上硬件UART口个数的限制。
参照图5，图5为本发明的速率转换装置第四实施例的结构示意图。多个UART速率转换装置(所述速率转换装置)预置到一个FPGA上。FPGA可以通过串口线连到串口服务器(串口服务器是一种可以把串口数据转换为以太网接口数据的设备)上，串口服务器再通过网线连到计算机(PC机)。
参照图6-7，图6为本发明验证数据传输系统第一实施例的结构框图，图7为本发明验证数据传输系统第二实施例的结构框图。
所述系统包括计算机3、硬件仿真加速器1以及速率转换装置2。
在图6中，速率转换装置2包括第一接收模块、第一异步转换模块和第一发送模块。第一接收模块、第一异步转换模块和第一发送模块的具体功能和实施例参照上文描述，此处不再赘述。
在图7中，速率转换装置2包括第一接收模块、第一异步转换模块、第一发送模块、第二接收模块、第二异步转换模块和第二发送模块。第一接收模块、第一异步转换模块、第一发送模块、第二接收模块、第二异步转换模块和第二发送模块的具体功能和实施例参照上文描述，此处不再赘述。
以上所述仅为本发明的可选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。
Claims (11)
1.一种验证数据传输方法，其特征在于，用于速率转换装置，所述速率转换装置分别与计算机和硬件仿真加速器连接；所述方法包括以下步骤：
接收所述硬件仿真加速器发送的验证数据，所述验证数据是对待验证芯片进行验证获得，所述验证数据的波特率与所述硬件仿真加速器的数据传输协议的第一时钟对应；
利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用第二时钟，将所述第一目标内容转换为第一发送数据，所述第一发送数据的波特率与所述第二时钟对应；其中，所述第二时钟为计算机的UART模块的实时UART时钟，且所述计算机的UART时钟是固定不变的；
将所述第一发送数据发送至所述计算机。
2.如权利要求1所述的方法，其特征在于，所述速率转换装置包括第一接收模块、第一异步转换模块和第一发送模块；所述第一接收模块利用所述硬件仿真加速器的第一配置信息配置；所述第一发送模块利用所述计算机第二配置信息配置；所述接收所述硬件仿真加速器发送的验证数据的步骤，包括：
通过所述第一接收模块接收所述硬件仿真加速器发送的验证数据；
所述利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据的步骤之前，所述方法还包括：
通过所述第一接收模块对所述验证数据进行解析，以获得第一中间数据；
所述利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据的步骤，包括：
通过所述第一异步转换模块利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据；
所述将所述第一发送数据发送至所述计算机的步骤之前，所述方法还包括：
通过所述第一发送模块对所述第一发送数据进行转换，以获得第一结果数据；
所述将所述第一发送数据发送至所述计算机的步骤，包括：
所述通过所述第一发送模块将所述第一结果数据发送至所述计算机。
3.如权利要求2所述的方法，其特征在于，所述通过所述第一接收模块接收所述硬件仿真加速器发送的验证数据的步骤之前，所述方法还包括：
通过所述第一接收模块接收所述硬件仿真加速器发送的所述第一时钟和所述第一配置信息，并利用所述第一配置信息进行配置；
通过所述第一异步转换模块接收所述第一接收模块发送的第一时钟。
4.如权利要求3所述的方法，其特征在于，所述速率转换装置包括第二接收模块、第二异步转换模块和第二发送模块，所述第二接收模块利用所述第二配置信息配置，所述第二发送模块利用所述第一配置信息配置；所述通过所述第一发送模块将所述第一结果数据发送至所述计算机的步骤之后，所述方法还包括：
通过所述第二接收模块接收所述计算机发送的目标数据，并对所述目标数据进行解析，以获得第二中间数据，所述目标数据的波特率与所述第二时钟对应；
通过所述第二异步转换模块利用所述第二时钟，从所述目标数据中提取第二目标内容，并利用所述第一时钟，将所述第二目标内容转换为第二发送数据，所述第二发送数据的波特率与所述第一时钟对应；
通过所述第二发送模块对所述第二发送数据进行转换，以获得第二结果数据，并将所述第二结果数据发送至所述硬件仿真加速器。
5.如权利要求4所述的方法，其特征在于，所述验证数据、所述第一结果数据、所述目标数据和所述第二结果数据均为基于UART协议的数据。
6.如权利要求5所述的方法，其特征在于，所述第一配置信息包括所述仿真加速器的UART分频因子、UART数据位数、UART停止位和UART校验位。
7.一种速率转换装置，其特征在于，所述速率转换装置分别与计算机和硬件仿真加速器连接；所述装置包括：
第一接收模块，用于接收所述硬件仿真加速器发送的验证数据，所述验证数据是对待验证芯片进行验证获得，所述验证数据的波特率与所述硬件仿真加速器的数据传输协议的第一时钟对应；
第一异步转换模块，用于利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用第二时钟，将所述第一目标内容转换为第一发送数据，所述第一发送数据的波特率与所述第二时钟对应；其中，所述第二时钟为计算机的UART模块的实时UART时钟，且所述计算机的UART时钟是固定不变的；
第一发送模块，用于将所述第一发送数据发送至所述计算机。
8.如权利要求7所述的装置，其特征在于，所述第一接收模块利用所述硬件仿真加速器的第一配置信息配置；所述第一发送模块利用所述计算机第二配置信息配置；
所述第一接收模块，还用于对所述验证数据进行解析，以获得第一中间数据；
所述第一异步转换模块，用于利用所述第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据；
所述第一发送模块，用于对所述第一发送数据进行转换，以获得第一结果数据；并将所述第一结果数据发送至所述计算机。
9.如权利要求8所述的装置，其特征在于，
所述第一接收模块，还用于在接收所述验证数据之前，接收所述硬件仿真加速器发送的所述第一时钟和所述第一配置信息，并利用所述第一配置信息进行配置；
所述第一异步转换模块，用于接收所述第一接收模块发送的所述第一时钟。
10.如权利要求9所述的装置，其特征在于，所述装置还包括第二接收模块、第二异步转换模块和第二发送模块，所述第二接收模块利用所述第二配置信息配置，所述第二发送模块利用所述第一配置信息配置；其中，
所述第二接收模块，用于接收所述计算机发送的目标数据，并对所述目标数据进行解析，以获得第二中间数据，所述目标数据的波特率与所述第二时钟对应；
第二异步转换模块，用于利用所述第二时钟，从所述目标数据中提取第二目标内容，并利用所述第一时钟，将所述第二目标内容转换为第二发送数据，所述第二发送数据的波特率与所述第一时钟对应；
第二发送模块，用于对所述第二发送数据进行转换，以获得第二结果数据；并将所述第二结果数据发送至所述硬件仿真加速器。
11.一种验证数据传输系统，其特征在于，所述系统包括计算机、硬件仿真加速器以及如权利要求7-10任一项所述的速率转换装置。
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