CN112579381A - 一种基于uvm的uart总线的uvm验证系统及方法 - Google Patents

一种基于uvm的uart总线的uvm验证系统及方法 Download PDF

Info

Publication number
CN112579381A
CN112579381A CN202011578361.6A CN202011578361A CN112579381A CN 112579381 A CN112579381 A CN 112579381A CN 202011578361 A CN202011578361 A CN 202011578361A CN 112579381 A CN112579381 A CN 112579381A
Authority
CN
China
Prior art keywords
module
uvm
data
tested
data packet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011578361.6A
Other languages
English (en)
Inventor
喻春阳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Dewang Information Technology Co Ltd
Original Assignee
Hangzhou Dewang Information Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Dewang Information Technology Co Ltd filed Critical Hangzhou Dewang Information Technology Co Ltd
Priority to CN202011578361.6A priority Critical patent/CN112579381A/zh
Publication of CN112579381A publication Critical patent/CN112579381A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2247—Verification or detection of system hardware configuration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2273—Test methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/36—Preventing errors by testing or debugging software
    • G06F11/3668—Software testing
    • G06F11/3672—Test management
    • G06F11/3684—Test management for test design, e.g. generating new test cases

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Maintenance And Management Of Digital Transmission (AREA)

Abstract

本发明涉及芯片验证技术领域，尤其涉及一种基于UVM的UART总线的UVM验证系统及方法，包括：激励产生器，用于生成UART通信数据格式的待测数据包；配置模块，用于根据待测DUT模块的分频和采样系数来设置接收口时钟；对激励发送模块的发送数据时钟和接口监控模块采样时钟进行对应调整；结果比对模块，用于得出验证结果；功能覆盖率模块，用于统计验证的覆盖率，若覆盖率不满足要求，则修改参数设置，再次进行验证。本发明的验证的对象选择UART数据传输总线；对UART总线通信模式的时钟切换下数据收发频率变化时，能够正常采样芯片的数据分析，并处理待测DUT模块UART总线模式下以通信双方事先约定的波特率来传输串行数据。

Description

一种基于UVM的UART总线的UVM验证系统及方法
技术领域
本发明涉及芯片验证技术领域，尤其涉及一种基于UVM的UART总线的UVM验证系统及方法。
背景技术
搭建UVM(Universal Verification Methodology，通用验证方法学)验证环境进行asci芯片的四个输入/输出的上下行串口进行仿真验证，对sci通信协议的UART(Universal Asynchronous Receiver/Transmitter)收发数据比较是UVM验证环境最基础最关键的检查机制之一，主要用于：环境调试的冒烟测试，可以帮助验证者调试环境，验证电路基本通路是否正确；处理asci芯片UART模式下以通信双方事先约定的波特率来传输串行数据。
现有技术中，若当前待测DUT模块传输口设置的波特率发生变化，不对激励发送模块的发送数据时钟和接口监控模块采样时钟进行对应调整，导致验证效率低。
发明内容
为解决上述问题，本发明提出一种基于UVM的UART总线的UVM验证系统及方法。
一种基于UVM的UART总线的UVM验证系统，包括：
激励产生器，用于获取事务类数据包根据所设置的参数随机并且自动化的生成UART通信数据格式的待测数据包，并通过激励发送模块将待测数据包发送至待测DUT模块完成数据处理；
配置模块，用于根据待测DUT模块的分频和采样系数来设置接收口时钟；若当前待测DUT模块传输口设置的波特率发生变化，则对激励发送模块的发送数据时钟和接口监控模块采样时钟进行对应调整；
结果比对模块，用于调用参考模型处理输入数据得到预期的输出数据包，与通过接口监控模块对待测DUT模块传输口采样得到的已处理的待测数据包进行比对，得出验证结果；
功能覆盖率模块，用于统计验证的覆盖率，若覆盖率不满足要求，则修改参数设置，再次进行验证。
优选的，所述激励发送模块通过定义好的接口按约定好的波特率往上行接收口下发激励。
优选的，所述通过测试用例设置传递出来的波特率来采样待测DUT模块的上行传输口和下行传输口下发激励。
优选的，所述接口监控模块包括：输入接口监控模块和输出接口监控模块；
所述输入接口监控模块根据时序接收输入接口上的输入数据组装成事务级的数据包，发送给结果比对模块；
所述输出接口监控模块根据时序接收输出端口上的数据组装成事务级数据包，发送给结果比对模块。
优选的，所述待测数据包的格式为：1bitstart位，8bit数据位，1bit奇偶校验位，1bitstop位。
6.根据权利要求1所述的一种基于UVM的UART总线的UVM验证系统，其特征在于，
若覆盖率达到百分之百，则判断为满足要求；
若覆盖率未达到百分之百，则判断为不满足要求。
优选的，还包括：
寄存器模型，用于重新定义待测DUT模块的寄存器接口，实现对待测DUT模块的访问和数据传输。
优选的，所述寄存器模型包括：reg2bus()和bus2reg()函数，
所述reg2bus()函数用于通过寄存器模型进行前门写操作中，完成寄存器模型数据类型向UART总线数据类型的转换；
bus2reg()函数用于通过寄存器模型进行前门读操作中，完成UART总线数据类型向寄存器数据类型的转换。
一种基于UVM的UART总线的UVM验证方法，包括：
获取事务类数据包根据所设置的参数随机并且自动化的生成UART通信数据格式的待测数据包，并通过激励发送模块将待测数据包发送至待测DUT模块完成数据处理；
根据待测DUT模块的分频和采样系数来设置接收口时钟；若当前待测DUT模块传输口设置的波特率发生变化，则对激励发送模块的发送数据时钟和接口监控模块采样时钟进行对应调整；
调用参考模型处理输入数据得到预期的输出数据包，与通过接口监控模块对待测DUT模块传输口采样得到的已处理的待测数据包进行比对，得出验证结果；
统计验证的覆盖率，若覆盖率不满足要求，则修改参数设置，再次进行验证。
优选的，若覆盖率达到百分之百，则判断为满足要求；
若覆盖率未达到百分之百，则判断为不满足要求。
本发明具备以下有益效果：
1.本发明的验证的对象选择UART数据传输总线，采用UVM以较低的成本较高的效率，对待测DUT模块的实现大规模随机激励的发送；
2.对UART总线通信模式的时钟切换下数据收发频率变化时，能够正常采样芯片的数据分析，并处理待测DUT模块UART总线模式下以通信双方事先约定的波特率来传输串行数据。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1是本发明实施例一一种基于UVM的UART总线的UVM验证系统的结构示意图；
图2是本发明实施例二一种基于UVM的UART总线的UVM验证方法的流程示意图。
具体实施方式
以下结合附图，对本发明的技术方案作进一步的描述，但本发明并不限于这些实施例。
实施例一
本实施例提出一种基于UVM的UART总线的UVM验证系统，如图1所示，包括：整个验证环境的顶层TOP_env；待测DUT模块ASIC_TOP_DUT；各种需要和待测DUT模块相连接的验证环境接口interface；基于UVM_REG的寄存器模型REG_MOD；REG2BUS_Adapter，负责寄存器模型REG_MOD和UART_ENV的translation类型转换功能；UART总线访问验证环境UART_ENV；UART_ENV中接收sequence的激励产生器sequencer；UART总线的激励发送模块driver；UART_ENV的结果比对模块SCOREBOARD，对从待测DUT模块收到的数据，和从RM收到的数据进行比对；Sequence库，用来产生各种复杂的测试用例testcase；虚拟激励产生器Virtual_sequencer，虚拟定序器用来把复杂测试用例testcase的各种sequence分发到相应的激励产生器sequencer；配置模块，根据不同测试用例testcase需求，配置待测DUT模块和验证环境；功能覆盖率模块Functional Coverage module，用来统计验证工作的完备性；Test_case，测试用例层。
验证环境包括：一测试用例TEST，用于例化配置验证平台，根据测试需求建立测试方案，测试用例名可在makefile的UVM_TESTNAME后指定，factory机制会根据所指定的测试用例名，自动例化出对应的测试用例实例；一系列虚拟测试用例vseq，用于完成一系列测试用例seq执行的调度，通过`uvm_do_on()来为seq指定sqr，并通过raise_objection和drop_objection来控制相应task phase的开始和结束；一虚拟激励产生模块vsqr，用于完成虚拟测试用例vseq的启动运行，接收vseq发送来的随机化数据包，并将数据包调度给指定的激励产生模块sqr；一UART系统环境UART_env，用于完成系统中各组件的实例化，可根据需求完成模块的添加、连接、模块地址空间的分配。
其中，激励产生器，用于获取事务类数据包根据所设置的参数随机并且自动化的生成UART通信数据格式的待测数据包，并通过激励发送模块将待测数据包发送至待测DUT模块完成数据处理。
配置模块，用于根据待测DUT模块的分频和采样系数来设置接收口时钟；若当前待测DUT模块传输口设置的波特率发生变化，则对激励发送模块的发送数据时钟和接口监控模块采样时钟进行对应调整。
结果比对模块，用于调用参考模型处理输入数据得到预期的输出数据包，与通过接口监控模块对待测DUT模块传输口采样得到的已处理的待测数据包进行比对，得出验证结果。
功能覆盖率模块，用于统计验证的覆盖率，若覆盖率不满足要求，则修改参数设置，再次进行验证。
系统之间的数据是以TLM事务层进行交互，组件之间通过port以及export端口进行数据传递；所述事务类数据包可包含待测单元的输入数据以及输出数据；激励产生器sequence对数据进行随机化，所述随机化可通过带约束随机产生边界值比重较高的数据包，或特定含义的数据包。
验证过程中，生成的数据包被发给主代理中的激励产生器sequencer，主代理中的激励发送模块driver通过握手机制获取激励产生器sequencer中的数据包，并将数据包中的数据驱动成输入接口上的时序信号发送给待测DUT模块，同时，主代理中的接口监控模块monitor会根据时序接收输入接口上的输入数据组装成事务级的数据包，发送给环境中的结果比对模块scoreboard；从代理中的接口监控模块monitor同样根据时序接收输出端口上的数据组装成事务级数据包传递给环境中的结果比对模块scoreboard。
结果比对模块scoreboard接收到主代理传递过来的输入数据后，通过DPI接口，将数据导入到模型中进行处理获取正确的数据包，并与从代理传递而来的输出数据包进行比对，检查待测DUT模块的数据处理功能是否正确。
针对于所产生的数据包，设置了覆盖率收集，完整的覆盖率要求对于数据的每一bit的0,1两种二进制情况都必须覆盖到。待测数据包的格式为：1bitstart位，8bit数据位，1bit奇偶校验位，1bitstop位。
系统的搭建包括以下步骤:
步骤一：编写uvmtransaction确立好sci通信数据包格式：1bitstart位，8bit数据位，1bit奇偶校验位，1bitstop位；将待测DUT模块的四个输入/输出的上下行串口行为定义为四个agent。
步骤二：搭建激励产生器sequencer将定义好transaction格式的sequence发送给激励发送模块driver；激励发送模块driver通过定义好的接口interface按约定好的波特率往上行接收口下发激励；接口监控模块monitor通过测试用例设置传递出来的波特率来采样芯片的上行传输口和下行传输口下发激励；编写referencemodel预期芯片传输口吐出的数据包：寄存器读，中断，core计算产生nonce。
步骤三：搭建寄存器ral模型；用于重新定义了验证平台与待测DUT模块的寄存器接口，使验证人员更好地组织及配置寄存器，简化流程、减少工作量；定义adapter转换器，实现reg2bus和bus2reg的函数功能；利用寄存器模型提供的write/read任务实现对待测DUT模块的访问和数据传输；由于通过寄存器模型产生的数据包的类型为uvm_reg_bus_op类型，需要转换为UART总线支持的类型才能使用，模块内部主要由两个函数构成，reg2bus()和bus2reg()。reg2bus()主要在通过寄存器模型进行前门写操作中，完成寄存器模型数据类型向UART总线数据类型的转换；bus2reg主要在通过寄存器模型进行前门读操作中，完成UART总线数据类型向寄存器数据类型的转换。
步骤四：在包装好待测DUT模块的harness文件中，产生波特率接收与发送时钟；由于待测DUT模块的UART模式实质上为异步收发处理数据功能，本次测试的UART过程为：若当前待测DUT模块传输口的设置的波特率为x，则验证平台需要根据待测DUT模块的分频和采样系数来设置接收口时钟；若传输口的波特率发生变化，相应的，harness产生的driver发送数据时钟和monitor采样时钟都要根据寄存器配置发生改变；尤其monitor也需要模拟待测DUT模块中处理异步时钟的分频和采样功能以保证能够正常监测到待测DUT模块传输口出来的数据包。
步骤五：makefile的编写；参照vcs手册加入vcs编译选项，覆盖率选项，UART模式宏，等等；将ralf文件产生带有uvm编译选项的sv文件，生成寄存器模型中的各个域段。
步骤六：env实例化过程及测试用例的编写；在env的connectphase中定义寄存器模型ral default map和adapter的连接；多个agent的port与reference model和scoreboard的实例化连接；测试用例中的sequence均在virtual sequence中通过`uvm_do_on()任务进行调度，并由vsqr将各sequence产生的数据包发送给指定的sequencer。根据每项测试的要求，构建不同的virtual sequence，并将其添加到vseq_lib中，main_phase的raise_objection和drop_objection均分别在vseq的pre_body()和post_body()中执行；vseq_lib构建完成之后，需要在测试用例中通过uvm_config_db::set()函数将vseq_lib设置为vsqr的default_sequence。该验证采用的验证策略为，对env的各项配置，均采用大量随机化数据的读写操作，通过读写数据的匹配情况和功能覆盖率，保证验证的完备性。
本发明的验证的对象选择UART数据传输总线，采用UVM以较低的成本较高的效率，对待测DUT模块的实现大规模随机激励的发送。
对UART总线通信模式的时钟切换下数据收发频率变化时，能够正常采样芯片的数据分析，并处理待测DUT模块UART总线模式下以通信双方事先约定的波特率来传输串行数据。
实施例二
基于实施例一提出的一种基于UVM的UART总线的UVM验证系统，相应的，在方法方面，本实施例二提出一种基于UVM的UART总线的UVM验证方法，如图2所示，具体包括以下步骤：
S1：获取事务类数据包根据所设置的参数随机并且自动化的生成UART通信数据格式的待测数据包，并通过激励发送模块将待测数据包发送至待测DUT模块完成数据处理；
S2：根据待测DUT模块的分频和采样系数来设置接收口时钟；若当前待测DUT模块传输口设置的波特率发生变化，则对激励发送模块的发送数据时钟和接口监控模块采样时钟进行对应调整；
S3：调用参考模型处理输入数据得到预期的输出数据包，与通过接口监控模块对待测DUT模块传输口采样得到的已处理的待测数据包进行比对，得出验证结果；
S4：统计验证的覆盖率，若覆盖率不满足要求，则修改参数设置，再次进行验证。
本发明的验证的对象选择UART数据传输总线，采用UVM以较低的成本较高的效率，对待测DUT模块的实现大规模随机激励的发送。
对UART总线通信模式的时钟切换下数据收发频率变化时，能够正常采样芯片的数据分析，并处理待测DUT模块UART总线模式下以通信双方事先约定的波特率来传输串行数据。
基于本实施例的技术方案及技术效果与硬件实施例相同，因此不再赘述。
本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。

Claims (10)

1.一种基于UVM的UART总线的UVM验证系统，其特征在于，包括：
激励产生器，用于获取事务类数据包根据所设置的参数随机并且自动化的生成UART通信数据格式的待测数据包，并通过激励发送模块将待测数据包发送至待测DUT模块完成数据处理；
配置模块，用于根据待测DUT模块的分频和采样系数来设置接收口时钟；若当前待测DUT模块传输口设置的波特率发生变化，则对激励发送模块的发送数据时钟和接口监控模块采样时钟进行对应调整；
结果比对模块，用于调用参考模型处理输入数据得到预期的输出数据包，与通过接口监控模块对待测DUT模块传输口采样得到的已处理的待测数据包进行比对，得出验证结果；
功能覆盖率模块，用于统计验证的覆盖率，若覆盖率不满足要求，则修改参数设置，再次进行验证。
2.根据权利要求1所述的一种基于UVM的UART总线的UVM验证系统，其特征在于，所述激励发送模块通过定义好的接口按约定好的波特率往上行接收口下发激励。
3.根据权利要求1所述的一种基于UVM的UART总线的UVM验证系统，其特征在于，所述通过测试用例设置传递出来的波特率来采样DUT模块的上行传输口和下行传输口下发激励。
4.根据权利要求2所述的一种基于UVM的UART总线的UVM验证系统，其特征在于，所述接口监控模块包括：输入接口监控模块和输出接口监控模块；
所述输入接口监控模块根据时序接收输入接口上的输入数据组装成事务级的数据包，发送给结果比对模块；
所述输出接口监控模块根据时序接收输出端口上的数据组装成事务级数据包，发送给结果比对模块。
5.根据权利要求1所述的一种基于UVM的UART总线的UVM验证系统，其特征在于，所述待测数据包的格式为：1bitstart位，8bit数据位，1bit奇偶校验位，1bitstop位。
6.根据权利要求1所述的一种基于UVM的UART总线的UVM验证系统，其特征在于，
若覆盖率达到百分之百，则判断为满足要求；
若覆盖率未达到百分之百，则判断为不满足要求。
7.根据权利要求1～6任一项所述的一种基于UVM的UART总线的UVM验证系统，其特征在于，还包括：
寄存器模型，用于重新定义待测DUT模块的寄存器接口，实现对待测DUT模块的访问和数据传输。
8.根据权利要求7所述的一种基于UVM的UART总线的UVM验证系统，其特征在于，所述寄存器模型包括：reg2bus()和bus2reg()函数，
所述reg2bus()函数用于通过寄存器模型进行前门写操作中，完成寄存器模型数据类型向UART总线数据类型的转换；
bus2reg()函数用于通过寄存器模型进行前门读操作中，完成UART总线数据类型向寄存器数据类型的转换。
9.一种基于UVM的UART总线的UVM验证方法，其特征在于，包括：
获取事务类数据包根据所设置的参数随机并且自动化的生成UART通信数据格式的待测数据包，并通过激励发送模块将待测数据包发送至待测DUT模块完成数据处理；
根据待测DUT模块的分频和采样系数来设置接收口时钟；若当前待测DUT模块传输口设置的波特率发生变化，则对激励发送模块的发送数据时钟和接口监控模块采样时钟进行对应调整；
调用参考模型处理输入数据得到预期的输出数据包，与通过接口监控模块对待测DUT模块传输口采样得到的已处理的待测数据包进行比对，得出验证结果；
统计验证的覆盖率，若覆盖率不满足要求，则修改参数设置，再次进行验证。
10.根据权利要求9所述的一种基于UVM的UART总线的UVM验证方法，其特征在于，
若覆盖率达到百分之百，则判断为满足要求；
若覆盖率未达到百分之百，则判断为不满足要求。
CN202011578361.6A 2020-12-28 2020-12-28 一种基于uvm的uart总线的uvm验证系统及方法 Pending CN112579381A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011578361.6A CN112579381A (zh) 2020-12-28 2020-12-28 一种基于uvm的uart总线的uvm验证系统及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011578361.6A CN112579381A (zh) 2020-12-28 2020-12-28 一种基于uvm的uart总线的uvm验证系统及方法

Publications (1)

Publication Number Publication Date
CN112579381A true CN112579381A (zh) 2021-03-30

Family

ID=75140169

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011578361.6A Pending CN112579381A (zh) 2020-12-28 2020-12-28 一种基于uvm的uart总线的uvm验证系统及方法

Country Status (1)

Country Link
CN (1) CN112579381A (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113076227A (zh) * 2021-04-28 2021-07-06 深圳市汇春科技股份有限公司 Mcu验证方法、系统和终端设备
CN113297017A (zh) * 2021-05-07 2021-08-24 杭州德旺信息技术有限公司 一种基于uvm的soc验证系统及方法
CN113422756A (zh) * 2021-05-26 2021-09-21 鹏城实验室 验证数据传输方法、速率转换装置以及验证数据传输系统
CN113609037A (zh) * 2021-06-30 2021-11-05 山东云海国创云计算装备产业创新中心有限公司 一种基于uvm的gpio模块验证的方法、装置、设备及可读介质
CN115190030A (zh) * 2022-06-30 2022-10-14 东风汽车集团股份有限公司 一种实现can fd的硬件装置和uvm验证平台
CN115719047A (zh) * 2022-11-14 2023-02-28 沐曦集成电路(上海)有限公司 基于波形gpu联合仿真系统
WO2023207965A1 (zh) * 2022-04-29 2023-11-02 上海商汤智能科技有限公司 芯片验证方法及平台
CN117762707A (zh) * 2023-12-21 2024-03-26 北京中科昊芯科技有限公司 一种验证串口通信的装置、方法、介质及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105718344A (zh) * 2016-01-19 2016-06-29 中国电子科技集团公司第三十八研究所 一种基于uvm的fpga通用可配置uart协议的验证方法
CN109670246A (zh) * 2018-12-21 2019-04-23 天津国芯科技有限公司 一种测试数据通路的uvm验证系统
CN109739699A (zh) * 2018-11-06 2019-05-10 电子科技大学 一种基于uvm验证方法学的spi验证方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105718344A (zh) * 2016-01-19 2016-06-29 中国电子科技集团公司第三十八研究所 一种基于uvm的fpga通用可配置uart协议的验证方法
CN109739699A (zh) * 2018-11-06 2019-05-10 电子科技大学 一种基于uvm验证方法学的spi验证方法
CN109670246A (zh) * 2018-12-21 2019-04-23 天津国芯科技有限公司 一种测试数据通路的uvm验证系统

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113076227A (zh) * 2021-04-28 2021-07-06 深圳市汇春科技股份有限公司 Mcu验证方法、系统和终端设备
CN113297017A (zh) * 2021-05-07 2021-08-24 杭州德旺信息技术有限公司 一种基于uvm的soc验证系统及方法
CN113297017B (zh) * 2021-05-07 2023-08-29 杭州德旺信息技术有限公司 一种基于uvm的soc验证系统及方法
CN113422756A (zh) * 2021-05-26 2021-09-21 鹏城实验室 验证数据传输方法、速率转换装置以及验证数据传输系统
CN113609037A (zh) * 2021-06-30 2021-11-05 山东云海国创云计算装备产业创新中心有限公司 一种基于uvm的gpio模块验证的方法、装置、设备及可读介质
CN113609037B (zh) * 2021-06-30 2024-04-16 山东云海国创云计算装备产业创新中心有限公司 一种基于uvm的gpio模块验证的方法、装置、设备及可读介质
WO2023207965A1 (zh) * 2022-04-29 2023-11-02 上海商汤智能科技有限公司 芯片验证方法及平台
CN115190030A (zh) * 2022-06-30 2022-10-14 东风汽车集团股份有限公司 一种实现can fd的硬件装置和uvm验证平台
CN115719047A (zh) * 2022-11-14 2023-02-28 沐曦集成电路(上海)有限公司 基于波形gpu联合仿真系统
CN117762707A (zh) * 2023-12-21 2024-03-26 北京中科昊芯科技有限公司 一种验证串口通信的装置、方法、介质及电子设备
CN117762707B (zh) * 2023-12-21 2024-05-28 北京中科昊芯科技有限公司 一种验证串口通信的装置、方法、介质及电子设备

Similar Documents

Publication Publication Date Title
CN112579381A (zh) 一种基于uvm的uart总线的uvm验证系统及方法
CN108737187B (zh) 一种can总线故障模拟系统及故障模拟方法
US5983379A (en) Test access port controller and a method of effecting communication using the same
CN109684672A (zh) 一种soc芯片系统级验证系统及方法
CN109739699A (zh) 一种基于uvm验证方法学的spi验证方法
CN206400286U (zh) 一种基于硬件在环设备的测试系统
CN101713813B (zh) 片上系统芯片和对片上系统芯片进行测试的方法
CN107907814B (zh) 一种提高芯片量产测试效率的方法
CN111064449A (zh) 一种基于uvm平台的数字降采样滤波器的验证平台及方法
CN103714029A (zh) 新型二线同步通信协议及应用
CN116089281A (zh) 一种芯片测试方法、测试平台和设备
CN104486169A (zh) 可重用自动检测及随机验证系统和方法
CN109634256B (zh) 一种通用can控制器芯片的板级验证系统
US8504344B2 (en) Interface between a verification environment and a hardware acceleration engine
CN115496018A (zh) 一种SoC芯片多版本验证方法、装置及设备
CN108958225A (zh) 核电厂安全级dcs平台集成测试装置
CN107632910A (zh) 一种测试方法和装置
CN108519936B (zh) 一种用于有效载荷分系统数据传输总线的验证系统及方法
CN103576667B (zh) 主控板的测试方法、装置及系统
Wiecha et al. Architecture and design of a Bluetooth low energy controller
US7721260B2 (en) Embedded Test I/O Engine
US7343279B2 (en) Universal approach for simulating, emulating, and testing a variety of serial bus types
CN116306398A (zh) 一种多通道io接口ip的验证平台及其停止算法
CN114780143A (zh) 基于uvm的can控制器激励序列生成方法、装置和验证平台
CN113496108A (zh) 一种应用于仿真的cpu模型

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20210330

RJ01 Rejection of invention patent application after publication