CN109670246A - 一种测试数据通路的uvm验证系统 - Google Patents

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张楠
肖佐楠
郑茳
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Abstract

本发明提供了一种测试数据通路的uvm验证系统，包含testcase环境和testbench环境，所述Testcase环境包括scoreboard记分板和若干agent事务单元，每个所述agent事务单元均包含sequencer激励生成器、driver驱动模块和monitor监控模块；所述Testbench环境包含DUT待验证模块和VIP验证模型。相对于现有技术，本发明具有以下优势：本发明提出了针对不会改变其所搬运数据的值的DUT的验证系统，无需reference model标准模型，结构简单，易实现；VIP验证模型无需相应的数据处理单元，只为一个兼容DUT的总线模型，极大的提高了验证工作的效率。

Description

一种测试数据通路的uvm验证系统
技术领域
本发明属于集成电路功能测试技术领域，尤其是涉及一种一种测试数据通路的uvm验证系统。
背景技术
UVM全称为通用验证方法论，在硬件开发过程中，验证是十分重要的环节。UVM是一个通用验证平台，基于它，我们可以产生复杂、大量、可定制化的随机激励，并可以提高大型验证工程的协作性和扩展性。将激励信号传入DUT(待验证模块)，然后观察输出波形，或者查看输出结果，是否和预期的一致，通过这样的过程进行硬件的验证。
针对不会改变其所搬运数据的值的DUT的验证，通用的验证平台比较复杂。
发明内容
有鉴于此，本发明旨在提出一种测试数据通路的uvm验证系统，以针对不会改变其所搬运数据的值的DUT的验证，结构简单，易实现。
为达到上述目的，本发明的技术方案是这样实现的：
一种测试数据通路的uvm验证系统，包含testcase环境和testbench环境，
所述Testcase环境包括scoreboard记分板和若干agent事务单元，所述agent事务单元均包含sequencer激励生成器、driver驱动模块和monitor监控模块；所述Testbench环境包含DUT待验证模块和VIP验证模型；
由agent事务单元的sequencer生成激励并通过其driver和monitor分别传输给DUT待验证模块和scoreboard记分板；
激励传输到DUT待验证模块后，作为第一总线数据被DUT待验证模块接收，经过DUT待验证模块的接收通路传输到第二总线数据，再通过VIP测试模型的缓存之后通过第三总线数据返回DUT待验证模块的发送通路传输到第四总线数据，将第二总线数据和第四总线数据作为DUT待验证模块的输出，被monitor监控模块收集，monitor监控模块将收集的实际输出数据传递给scoreboard记分板。
进一步的，所述VIP验证模型为总线模型。
相对于现有技术，本发明具有以下优势：
(1)本发明提出了针对不会改变其所搬运数据的值的DUT的验证系统，无需reference model标准模型，结构简单，易实现；
(2)本发明VIP验证模型无需相应的数据处理单元，只为一个兼容DUT的总线模型，极大的提高了验证工作的效率。
附图说明
构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例所述系统的原理框图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面将参考附图并结合实施例来详细说明本发明。
一种测试数据通路的uvm验证系统，如图1所示，包含testcase环境100和testbench环境200，
所述Testcase环境100包括scoreboard记分板104和若干agent事务单元；每个所述Agent事务单元均包含sequencer激励生成器、driver驱动模块和monitor监控模块；
所述Testbench环境200包含DUT待验证模块和VIP验证模型，所述VIP验证模型为总线模型。
本实施例的工作过程为：
由任何一个agent事务单元的sequencer生成激励并通过driver和monitor分别传输给DUT209和scoreboard记分板104；
激励传输到DUT209后，作为第一总线数据203被DUT209接收，经过DUT209的接收通路传输到第二总线数据204，再通过VIP测试模型的缓存之后通过第三总线数据207返回DUT209的发送通路传输到第四总线数据208；将第二总线数据204和第四总线数据208作为DUT209的输出，返回到testcase环境100，被monitor监控模块收集，monitor监控模块将收集的实际输出数据传递给scoreboard记分板104。
由于DUT209的功能是不会改变其所搬运数据的值，即其输入和输出的数据值是相同的，所以，激励等同于DUT209的标准输出。因此，最终验证结果是通过在scoreboard记分板104中比对DUT209的输出和agent0事务单元106产生的激励得到的。本申请无需reference model标准模型。
DUT输出有两个(第二总线数据204和第四总线数据208)，通过对比两个DUT输出和激励(标准输出)的值，得出相应验证结论。
当第二总线数据204与激励不相同时，则怀疑DUT209的接收通路存在逻辑错误；当第四总线数据208与激励不相同时，则怀疑DUT209的发送通路存在逻辑错误。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种测试数据通路的uvm验证系统，其特征在于：包含testcase环境和testbench环境，
所述Testcase环境包括scoreboard记分板和若干agent事务单元，所述agent事务单元均包含sequencer激励生成器、driver驱动模块和monitor监控模块；所述Testbench环境包含DUT待验证模块和VIP验证模型；
由任何一个agent事务单元的sequencer生成激励并通过其driver和monitor分别传输给DUT待验证模块和scoreboard记分板；
激励传输到DUT待验证模块后，作为第一总线数据被DUT待验证模块接收，经过DUT待验证模块的接收通路传输到第二总线数据，再通过VIP测试模型的缓存之后通过第三总线数据返回DUT待验证模块的发送通路传输到第四总线数据，将第二总线数据和第四总线数据作为DUT待验证模块的输出，被monitor监控模块收集，monitor监控模块将收集的实际输出数据传递给scoreboard记分板。
2.根据权利要求1所述的一种测试数据通路的uvm验证系统，其特征在于：所述VIP验证模型为总线模型。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112579381A (zh) * 2020-12-28 2021-03-30 杭州德旺信息技术有限公司 一种基于uvm的uart总线的uvm验证系统及方法
CN113407408A (zh) * 2021-06-11 2021-09-17 海光信息技术股份有限公司 数据传输规则验证方法、装置、设备和存储介质
CN114330221A (zh) * 2021-11-22 2022-04-12 北京百度网讯科技有限公司 计分板实现方法、计分板、电子设备及存储介质

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017020590A1 (zh) * 2015-08-05 2017-02-09 深圳市中兴微电子技术有限公司 一种芯片验证方法和装置、设备、存储介质
CN106503308A (zh) * 2016-10-08 2017-03-15 中国电子科技集团公司第五十八研究所 一种基于uvm的can控制器ip验证平台

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017020590A1 (zh) * 2015-08-05 2017-02-09 深圳市中兴微电子技术有限公司 一种芯片验证方法和装置、设备、存储介质
CN106503308A (zh) * 2016-10-08 2017-03-15 中国电子科技集团公司第五十八研究所 一种基于uvm的can控制器ip验证平台

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
倪伟等: "基于UVM的I~2S验证IP设计", 《合肥工业大学学报(自然科学版)》 *
熊涛等: "基于UVM的CAN模块自验证方法", 《微电子学与计算机》 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112579381A (zh) * 2020-12-28 2021-03-30 杭州德旺信息技术有限公司 一种基于uvm的uart总线的uvm验证系统及方法
CN113407408A (zh) * 2021-06-11 2021-09-17 海光信息技术股份有限公司 数据传输规则验证方法、装置、设备和存储介质
CN113407408B (zh) * 2021-06-11 2024-01-26 海光信息技术股份有限公司 数据传输规则验证方法、装置、设备和存储介质
CN114330221A (zh) * 2021-11-22 2022-04-12 北京百度网讯科技有限公司 计分板实现方法、计分板、电子设备及存储介质
CN114330221B (zh) * 2021-11-22 2022-09-23 北京百度网讯科技有限公司 计分板实现方法、计分板、电子设备及存储介质

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