KR101935649B1 - 메모리 대역폭을 가변적으로 결정하는 메모리 장치 및 그 동작 방법 - Google Patents

메모리 대역폭을 가변적으로 결정하는 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 발명은 메모리 대역폭을 가변적으로 결정할 수 있는 메모리 장치 및 그 동작 방법을 개시한다. 본 발명의 일실시예에 따르면 메모리 장치는 대역폭 비트 정보를 획득하는 비트 정보 획득부, 제1 열 주소를 획득하는 열 주소 획득부, 상기 획득된 제1 열 주소의 비트에서 상기 획득된 대역폭 비트 정보에 상응하는 적어도 일부의 비트를 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는 열 디코더, 및 상기 결정된 제2 열 주소와 획득된 행 주소로부터 식별되는 데이터에 대한 데이터 패스(data path)의 범위를 가변적으로 결정하는 데이터 패스 관리부를 포함할 수 있다.

Description

메모리 대역폭을 가변적으로 결정하는 메모리 장치 및 그 동작 방법{MEMORY DEVICE OF ADAPTIVELY DETERMINING MEMORY BANDWIDTH AND OPERATING METHOD THEREOF}
본 발명은 메모리 장치에서 메모리 대역폭을 가변적으로 결정할 수 있는 기술적 사상에 관한 것으로, 메모리 장치에서 데이터를 입출력 하기 위한 데이터 경로의 범위를 데이터를 입출력하기 위하여 소모되는 범위만큼 가변적으로 결정하는 장치 및 그 동작 방법에 관한 것이다.
종래의 메모리 장치는 하나의 어드레스에 의해 접근되는 고정 단위의 데이터를 데이터 입출력 버퍼를 통해 출력하고, 고정 단위의 데이터를 시스템 버스에 로드(load)하였다.
만일 시스템에서 실제로 필요한 부분이 고정 단위의 데이터 중 일부분 데이터일 경우 일부분 데이터를 제외한 나머지 데이터들을 위한 에너지를 낭비할 뿐만 아니라, 다른 목적을 위해 사용할 수 있는 메모리 대역폭까지 낭비하는 문제점이 발생할 수 있다.
즉, 종래의 메모리 장치는 메모리 대역폭 보다 작은 범위의 데이터를 처리할 경우 메모리 대역폭에 상응하는 데이터 패스를 이용하지만, 일부의 데이터만 이용하게 될 경우 불필요한 에너지를 낭비할 수 있다.
또한, 종래의 메모리 장치는 고정된 메모리 대역폭에 상응하는 대역폭을 갖는 주변장치에 한정적으로 연결될 수 있는 단점이 있다.
따라서, 메모리 대역폭을 가변적으로 조절하여 활용할 수 있는 메모리 장치가 제안될 필요성이 있다.
한국공개특허 제10-2004-0052006호, "입출력 대역폭을 조절할 수 있는 메모리 장치" 미국공개특허 제7788451호, "APPARATUS AND METHOD FOR DATA BYPASS FOR A BI-DIRECTIONAL DATA BUS IN A HUB-BASED MEMORY SUB-SYSTEM" 한국공개특허 제10-2015-0031400호, "고 대역폭 메모리 및 저 대역폭 메모리에 연결되는 응용 프로세서를 포함하는 반도체 장치 및 그것의 채널 인터리빙 방법" 한국공개특허 제10-2015-0051418호, "반도체 메모리 장치"
본 발명은 메모리 대역폭을 가변적으로 결정할 수 있는 메모리 장치 및 그 동작 방법을 제공하고자 한다.
본 발명은 데이터를 입출력하기 위한 데이터 패스의 범위를 데이터를 입출력하기 위하여 소모되는 범위만큼 가변적으로 결정하는 메모리 장치 및 그 동작 방법을 제공하고자 한다.
본 발명은 열디코더를 통하여 열 주소 및 대역폭 비트 정보를 획득하는 메모리 장치 및 그 동작 방법을 제공하고자 한다.
본 발명은 열 주소 및 대역폭 비트 정보를 고려하여 데이터의 입출력과 관련된 데이터 패스의 범위를 결정하는 메모리 장치 및 그 동작 방법을 제공하고자 한다.
본 발명은 열디코더를 통하여 입력된 전체 열 주소에서 대역폭 비트 정보에 상응하는 하위 비트를 제외한 나머지 비트에 상응하는 열 주소의 데이터를 결정하는 메모리 장치 및 그 동작 방법을 제공하고자 한다.
본 발명은 대역폭 비트 정보에 기초하여 메모리 대역폭을 가변적으로 결정하는 메모리 장치 및 그 동작 방법을 제공하고자 한다.
본 발명은 전체 데이터의 사이즈에 기초하여 데이터의 입출력과 관련된 데이터 패스의 최대 데이터 패스를 결정하는 메모리 장치 및 그 동작 방법을 제공하고자 한다.
본 발명은 대역폭 비트 정보에 기초하여 메모리 대역폭을 가변적으로 설정함으로써 서로 다른 대역폭을 갖는 주변장치들과 가변적으로 연결할 수 있는 메모리 장치 및 그 동작 방법을 제공하고자 한다.
본 발명은 다수의 데이터 패스들을 통하여 출력되는 데이터를 직렬화기를 이용하여 순차적으로 출력할 수 있는 메모리 장치 및 그 동작 방법을 제공하고자 한다.
본 발명은 순차적으로 입력되는 데이터를 병렬화기를 통하여 다수의 데이터 패스들을 통하여 동시에 입력할 수 있는 메모리 장치 및 그 동작 방법을 제공하고자 한다.
본 발명의 일실시예에 따르면 메모리 장치는 대역폭 비트 정보를 획득하는 비트 정보 획득부, 제1 열 주소를 획득하는 열 주소 획득부, 상기 획득된 제1 열 주소의 비트에서 상기 획득된 대역폭 비트 정보에 상응하는 적어도 일부의 비트를 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는 열 디코더, 및 상기 결정된 제2 열 주소와 획득된 행 주소로부터 식별되는 데이터에 대한 데이터 패스(data path)의 범위를 가변적으로 결정하는 데이터 패스 관리부를 포함할 수 있다.
본 발명의 일실시예에 따르면 메모리 장치는 상기 획득된 대역폭 비트 정보에 상응하는 개수의 하위 비트를 상기 제1 열 주소의 비트로부터 제외한 나머지 비트에 상응하는 제2 열 주소를 결정할 수 있다.
본 발명의 일실시예에 따르면 메모리 장치는 상기 결정된 범위에 포함되는 적어도 하나 이상의 데이터 라인과 상기 획득된 행 주소와 관련된 데이터를 저장하는 행 데이터 저장부를 연결하기 위한 제2 열 주소를 결정할 수 있다.
본 발명의 일실시예에 따르면 메모리 장치는 상기 행 주소와 관련된 데이터의 크기에 기초하여 상기 데이터 패스(data path)의 최대 범위를 결정할 수 있다.
본 발명의 일실시예에 따르면 메모리 장치는 상기 대역폭 비트 정보에 기초하여 상기 결정된 최대 범위에서 상기 식별된 데이터에 대한 데이터 패스(data path)의 범위를 결정할 수 있다.
본 발명의 일실시예에 따르면 메모리 장치는 적어도 하나 이상의 데이터 패스를 통하여 상기 행 데이터 저장부에 적어도 하나 이상의 입력을 동시에 입력하기 위한 병렬 변환부를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 메모리 장치는 상기 결정된 범위에 포함되는 적어도 하나 이상의 데이터 패스를 통하여 출력되는 상기 식별된 데이터의 적어도 하나 이상의 출력을 하나씩 순차적으로 출력하기 위한 직렬 변환부를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 메모리 장치는 서로 다른 메모리 대역폭을 갖는 복수의 주변장치들 중 선택된 어느 하나의 주변 장치의 메모리 대역폭에 따라 설정된 대역폭 비트 정보를 획득하는 비트 정보 획득부, 제1 열 주소를 획득하는 열 주소 획득부, 상기 획득된 제1 열 주소의 비트에서 상기 획득된 대역폭 비트 정보에 상응하는 적어도 일부의 비트를 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는 열 디코더, 및 상기 결정된 제2 열 주소와 획득된 행 주소로부터 식별되는 데이터에 대한 데이터 패스(data path)의 범위를 가변적으로 결정하는 데이터 패스 관리부를 포함할 수 있다.
본 발명의 일실시예에 따르면 적어도 하나 이상의 주변장치는 내부 메모리 컨트롤러, 외부 메모리 컨트롤러, 고 대역폭 메모리(high bandwidth memory, HBM) 장치의 메모리 컨트롤러 중 어느 하나를 포함할 수 있다.
본 발명의 일실시예에 따르면 메모리 장치의 동작 방법은 비트 정보 획득부에서, 대역폭 비트 정보를 획득하는 단계, 열 주소 획득부에서, 제1 열 주소를 획득하는 단계, 열 디코더에서, 상기 획득된 제1 열 주소의 비트에서 상기 획득된 대역폭 비트 정보에 상응하는 적어도 일부의 비트를 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는 단계, 및 데이터 패스 관리부에서, 상기 결정된 제2 열 주소와 획득된 행 주소로부터 식별되는 데이터에 대한 데이터 패스(data path)의 범위를 결정하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면 메모리 장치의 동작 방법은 상기 열 디코더에서, 상기 획득된 대역폭 비트 정보에 상응하는 개수의 하위 비트를 상기 제1 열 주소의 비트로부터 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면 메모리 장치의 동작 방법은 상기 열 디코더에서, 상기 결정된 범위에 포함되는 적어도 하나 이상의 데이터 라인과 상기 행 주소와 관련된 데이터를 저장하는 행 데이터 저장부를 연결하기 위한 제2 열 주소를 결정하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면 메모리 장치의 동작 방법은 상기 데이터 패스 관리부에서, 상기 행 주소와 관련된 데이터의 크기에 기초하여 상기 데이터 패스(data path)의 최대 범위를 결정하는 단계를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 메모리 장치의 동작 방법은 상기 데이터 패스 관리부에서, 상기 대역폭 비트 정보에 기초하여 상기 결정된 최대 범위에서 상기 식별된 데이터에 대한 데이터 패스(data path)의 범위를 결정하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면 메모리 장치의 동작 방법은 병렬 변환부에서, 적어도 하나 이상의 데이터 패스를 통하여 상기 행 데이터 저장부에 적어도 하나 이상의 입력을 동시에 입력하는 단계를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 메모리 장치의 동작 방법은 직렬 변환부에서, 상기 결정된 범위에 포함되는 적어도 하나 이상의 데이터 패스를 통하여 출력되는 상기 식별된 데이터의 적어도 하나 이상의 출력을 하나씩 순차적으로 출력하는 단계를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 메모리 장치는 대역폭 비트 정보를 이용하여 데이터의 입출력에 요구되는 메모리 대역폭을 가변적으로 설정함으로써 불필요한 메모리 대역폭의 낭비를 방지할 수 있다.
또한, 본 발명의 일실시예에 따르면 메모리 장치는 데이터의 입출력에 요구되는 메모리 대역폭을 가변적으로 설정함으로써 다른 메모리 대역폭을 갖는 주변장치들과 연결될 수 있다.
또한, 본 발명의 일실시예에 따르면 메모리 장치는 직렬변환기(serializer) 및 병렬변환기(deserializer)를 통하여 데이터 패스들의 수를 변환하여 메모리 장치의 회로 구성의 복잡도를 감소시킬 수 있다.
또한, 본 발명의 일실시예에 따르면 메모리 장치는 데이터의 사이즈에 기초하여 데이터 패스의 최대 범위를 설정하고, 설정된 최대 범위에서 대역폭 비트 정보를 이용하여 데이터 패스의 범위를 가변적으로 설정할 수 있다.
또한, 본 발명의 일실시예에 따르면 메모리 장치는 데이터 패스의 범위에 상응하는 데이터와 관련된 열 주소들을 동시에 결정함으로써 데이터의 입출력의 효율성을 증가시킬 수 있다.
도 1 및 도 2는 본 발명의 일실시예에 따른 메모리 장치의 블록도를 도시한다.
도 3은 본 발명의 일실시예에 따른 메모리 장치의 동작 방법과 관련된 흐름도를 도시한다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 메모리 장치가 대역폭 비트 정보를 이용하여 데이터 패스의 범위 및 열 주소를 결정하는 동작과 관련된 블록도를 도시한다.
도 5는 본 발명의 일실시예에 따른 메모리 장치가 대역폭이 다른 주변장치와 데이터를 교환하는 동작과 관련된 블록도를 도시한다.
도 6은 본 발명의 일실시예에 따른 메모리 장치가 데이터 패스 변환부를 통하여 데이터 패스의 수를 변환하는 동작과 관련된 블록도를 도시한다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
도 1은 본 발명의 일실시예에 따른 메모리 장치의 블록도를 도시한다.
구체적으로, 도 1은 본 발명의 일실시예에 따른 메모리 장치의 구성 요소들을 예시한다. 이하 사용되는 '..부', '..기' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1을 참고하면, 본 발명의 일실시예에 따른 메모리 장치(100)는 열 디코더(110) 및 데이터 패스 관리부(120)를 포함한다. 또한, 열 디코더(110)는 비트 정보 획득부(112) 및 열 주소 획득부(114)를 포함할 수 있다.
본 발명의 일실시예에 따르면 비트 정보 획득부(112)는 메모리 장치(100)의 메모리 대역폭을 가변적으로 설정하기 위한 대역폭 비트 정보를 획득할 수 있다.
예를 들어, 비트 정보 획득부(112)는 비트(bit)를 수신하는 메모리 장치(100)에서 열 디코더(110)에 연결되는 핀(pin)들 중 어느 하나를 포함할 수 있다.
또한, 비트 정보 획득부(112)는 적어도 하나 이상의 주변장치의 메모리 대역폭에 따라 설정된 대역폭 비트 정보를 획득할 수 있다. 여기서, 주변장치의 메모리 대역폭은 주변장치로부터 전달되는 정보 및 저장부(미도시)에 저장된 주변장치의 규격 정보를 포함할 수 있다.
본 발명의 일실시예에 따르면 열 주소 획득부(114)는 제1 열 주소를 획득할 수 있다. 예를 들어, 열 주소 획득부(114)는 제1 열 주소를 수신하는 메모리 장치(100)에서 열 디코더(110)에 연결되는 핀들 중 어느 하나일 수 있다.
또한, 열 주소 획득부(114)는 데이터 패스(data path)를 통하여 입력 또는 출력되는 데이터를 식별하기 위한 제1 열 주소를 획득할 수 있다. 여기서, 제1 열 주소는 열 디코더(110)에 의하여 비트 정보로 획득할 수 있다. 예를 들어, 데이터 패스는 데이터 라인을 포함할 수 있다.
예를 들어, 열 주소 획득부(114)는 제1 열 주소를 4비트 정보로 "0110"으로 획득할 수 있다.
본 발명의 일실시예에 따르면 열 디코더(110)는 열 주소 획득부(114)에 의하여 획득된 제1 열 주소의 비트에서 비트 정보 획득부(112)에 의하여 획득된 대역폭 비트 정보에 상응하는 적어도 일부의 비트를 제외한 나머지 비트에 상응하는 제2 열 주소를 결정할 수 있다.
또한, 열 디코더(110)는 비트 정보 획득부(112)에 의하여 획득된 대역폭 비트 정보에 상응하는 개수의 하위 비트를 제1 열 주소의 비트로부터 제외한 나머지 비트에 상응하는 제2 열 주소를 결정할 수 있다. 예를 들어, 제1 열 주소의 비트가 "1000"일 경우, 하위 비트는 "00"일 수 있고, 나머지 비트는 "10"일 수 있다.
예를 들어, 대역폭 비트 정보가 "0"일 경우, 대역폭 비트 정보에 상응하는 개수는 없을 수 있고, 대역폭 비트 정보가 "1"일 경우, 대역폭 비트 정보에 상응하는 개수는 하나일 수 있고, 대역폭 비트 정보가 "2"일 경우, 대역폭 비트 정보에 상응하는 개수는 두 개일 수 있다.
또한, 열 디코더(110)는 제1 열 주소 및 대역폭 비트 정보에 기초하여 행 주소와 관련된 데이터를 저장하는 행 데이터 저장부와 데이터 패스를 연결하기 위한 제2 열 주소를 결정할 수 있다.
본 발명의 일실시예에 따른 데이터 패스 관리부(120)는 열 디코더(110)에 의하여 결정된 제2 열 주소와 행 주소 획득부(미도시)에 의하여 획득된 행 주소로부터 식별되는 데이터에 대한 데이터 패스의 범위를 가변적으로 결정할 수 있다. 예를 들어, 데이터 패스의 범위는 데이터 패스 관리부(120)에 의하여 활성화되는 데이터 패스의 개수를 포함할 수 있다.
예를 들어, 데이터 패스는 제2 열 주소 및 행 주소로부터 식별되는 데이터를 출력하기 위한 회선일 수 있다.
또한, 데이터 패스 관리부(120)는 행 주소 획득부에 의하여 획득된 행 주소와 관련된 데이터의 크기에 기초하여 데이터 패스의 최대 범위를 결정할 수 있다. 예를 들어, 데이터 패스 관리부(120)는 행 주소와 관련된 데이터가 "16"일 경우 데이터 패스의 최대 범위를 "16"으로 결정할 수 있다.
또한, 데이터 패스 관리부(120)는 대역폭 비트 정보에 기초하여 데이터 패스의 최대 범위에서 제2 열 주소 및 행 주소로부터 식별되는 데이터에 대한 데이터 패스의 범위를 결정할 수 있다.
본 발명의 다른실시예에 따르면 메모리 장치(100)는 데이터 패스 변환부(130)을 포함할 수 있다. 또한, 데이터 패스 변환부(130)는 병렬 변환부(132) 및 직렬 변환부(134)를 포함할 수 있다.
본 발명의 일실시예에 따르면 병렬 변환부(132)는 적어도 하나 이상의 데이터 패스를 통하여 행 데이터 저장부에 적어도 하나 이상의 입력을 동시에 입력할 수 있다. 예를 들어, 적어도 하나 이상의 데이터 라인은 데이터 패스의 범위에 포함될 수 있다.
본 발명의 일실시예에 따르면 직렬 변환부(134)는 제2 열 주소 및 행 주소로부터 식별되는 데이터에 대하여 결정된 데이터 패스의 범위에 포함되는 적어도 하나 이상의 데이터 패스를 통하여 출력되는 식별된 데이터의 적어도 하나 이상의 출력을 하나씩 순차적으로 출력할 수 있다.
도 2는 본 발명의 일실시예에 따른 메모리 장치의 블록도를 도시한다.
구체적으로, 도 2는 본 발명의 일실시예에 따른 메모리 장치의 구성요소들을 보다 구체적으로 예시한다.
도 2를 참고하면, 메모리 장치(200)는 행 디코더(210), 메모리 어레이(220), 데이터 패스 관리부(230), 및 열 디코더(240)을 포함한다.
메모리 장치(200)는 행 디코더(210)을 통하여 행 주소(212)를 수신하고, 수신된 행 주소(212)에 상응하는 데이터를 메모리 어레이(220)를 통하여 데이터 패스 관리부(230)에 저장할 수 있다.
또한, 메모리 장치(200)는 열 디코더(240)를 통하여 열 주소(242) 및 대역폭 비트 정보(244)를 수신할 수 있다. 여기서, 열 주소(242)는 제1 열 주소 및 제2 열 주소를 포함할 수 있다.
또한, 메모리 장치(200)는 열 디코더(240)를 통하여 열 주소(242) 및 대역폭 비트 정보(244)에 기초하여 데이터 패스 관리부(230)에 저장된 데이터 중 일부를 선택하기 위한 제2 열 주소를 결정할 수 있다.
또한, 메모리 장치(200)는 데이터 패스 관리부(230)에 저장된 데이터 중 제2 열 주소에 상응하는 데이터를 선택하여 데이터 패스를 통하여 출력할 수 있다.
또한, 메모리 장치(200)는 대역폭 비트 정보(244)에 기초하여 가변 데이터 패스(250)을 설정할 수 있다. 예를 들어, 가변 데이터 패스(250)는 활성 데이터 패스(252) 및 최대 데이터 패스(254)를 포함할 수 있다.
예를 들어, 메모리 장치(200)는 대역폭 비트 정보(244)가 "n"일 경우 활성 데이터 패스(252)는 "2n"으로 설정할 수 있다. 즉, 메모리 장치(200)는 대역폭 비트 정보(244)가 "2"일 경우 활성 데이터 패스(252)를 "4"로 설정할 수 있다.
예를 들어, 메모리 장치(200)는 행 주소에 상응하는 데이터의 크기에 기초하여 최대 데이터 패스(254)를 설정할 수 있다. 즉, 메모리 장치(200)는 행 주소에 상응하는 데이터의 크기가 8비트일 경우, 최대 데이터 패스(254)를 8비트의 크기로 설정할 수 있다.
또한, 메모리 장치(200)는 행 주소에 상응하는 데이터의 크기가 8개의 데이터 패스들에 상응할 경우, 최대 데이터 패스(254)를 8개로 설정할 수 있다.
도 3은 본 발명의 일실시예에 따른 메모리 장치의 동작 방법과 관련된 흐름도를 도시한다.
구체적으로, 도 3은 본 발명의 일실시예에 따른 메모리 장치의 동작 방법이 대역폭 비트 정보 및 열 주소에 기초하여 식별된 데이터에 대한 데이터 패스의 범위를 결정하는 동작을 예시한다.
도 3을 참고하면, 단계(301)에서 메모리 장치의 동작 방법은 대역폭 비트 정보 및 제1 열 주소를 획득한다. 즉, 메모리 장치의 동작 방법은 비트 정보 획득부에서 메모리 대역폭을 가변적으로 설정할 수 있는 대역폭 비트 정보를 획득하고, 데이터를 선택하기 위한 제1 열 주소를 획득할 수 있다. 예를 들어, 메모리 대역폭은 메모리 장치가 데이터를 입출력하기 위한 데이터 패스의 범위를 포함할 수 있다. 여기서, 데이터의 입력은 메모리 장치의 쓰기 동작에 상응할 수 있고, 데이터의 출력은 메모리 장치의 읽기 동작에 상응할 수 있다.
단계(303)에서 메모리 장치의 동작 방법은 제1 열주소에서 제2 열 주소를 결정한다. 구체적으로, 메모리 장치의 동작 방법은 열 디코더에서 획득된 제1 열 주소의 비트에서 획득된 대역폭 비트 정보에 상응하는 적어도 일부의 비트를 제외한 나머지 비트에 상응하는 제2 열 주소를 결정할 수 있다.
예를 들어, 메모리 장치의 동작 방법은 제1 열 주소의 비트에 상응하는 "0110"에서 대역폭 비트 정보에 상응하는 개수의 하위 비트인 2개의 비트를 "0110"에서 제외하고, 나머지 비트에 상응하는 "01"비트에 해당하는 제2 열 주소를 결정할 수 있다.
단계(305)에서 메모리 장치의 동작 방법은 제2 열 주소 및 행 주소에 기초하여 데이터 패스의 범위를 결정할 수 있다. 즉, 메모리 장치의 동작 방법은 단계(303)에서 결정된 제2 열 주소와 획득된 행 주소로부터 식별되는 데이터에 대한 데이터 패스의 범위를 가변적으로 결정할 수 있다.
또한, 메모리 장치의 동작 방법은 행 데이터 저장부에 저장된 행 데이터를 제2 열 주소에 기초하여 선택한 후, 선택된 행 데이터를 결정된 범위에 포함되는 적어도 하나의 데이터 패스를 통하여 출력할 수 있다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 메모리 장치가 대역폭 비트 정보를 이용하여 데이터 패스의 범위 및 열 주소를 결정하는 동작과 관련된 블록도를 도시한다.
본 발명의 일실시예에 따른 메모리 장치가 대역폭 비트 정보를 이용하여 데이터 패스의 범위 및 열 주소를 결정하는 동작과 관련된 블록도를 도시한다.
구체적으로, 도 4a 및 도 4b는 메모리 장치가 대역폭 비트 정보에 기초하여 데이터 패스의 범위를 가변적으로 결정하고, 가변적으로 결정된 데이터 패스의 범위를 통하여 열 주소, 행 주소, 및 대역폭 비트 정보에 기초하여 식별된 데이터에 대한 데이터 패스의 범위를 결정하는 동작과 관련된 구성 요소들을 예시한다.
보다 구체적으로, 도 4a는 대역폭 비트 정보가 "0"일 경우, 메모리 장치의 동작과 관련된 구성요소들을 예시하고, 도 4b는 대역폭 비트 정보가 "2"일 경우, 메모리 장치의 동작과 관련된 구성요소들을 예시한다.
도 4a를 참고하면, 메모리 장치(400)는 데이터 패스 관리부(410) 및 열 디코더(430)를 포함한다.
열 디코더(430)는 대역폭 비트 정보(424)를 "0"으로 획득하고, 제1 열 주소의 비트(422)를 "0110"으로 획득할 수 있다. 예를 들어, 열 디코더(420)는 제1 열 주소의 비트(422)를 이용하여 전체 열 주소에 상응하는 제1 열 주소에서 제2 열 주소(426)를 선택할 수 있다.
열 디코더(430)는 대역폭 비트 정보(424)를 "0"으로 획득할 경우, 제1 열 주소의 비트(422)에 따라 전체 열 주소 중 6번째 열 주소를 결정하고, 결정된 6번째 열 주소를 데이터 패스 관리부(410)로 전달할 수 있다. 여기서, 제2 열 주소(426)은 6번째 열 주소에 해당할 수 있다.
메모리 패스 관리부(410)는 제2 열 주소(426)와 획득된 행 주소를 통하여 하나의 데이터를 식별하고, 식별된 데이터의 데이터 패스(440)의 범위를 하나로 결정하여 제2 열 주소(426)와 행 주소에 의하여 식별된 데이터를 결정된 데이터 패스(440)를 통하여 출력할 수 있다.
다음으로, 도 4b를 참고하면, 메모리 장치(450)는 데이터 패스 관리부(460) 및 열 디코더(480)를 포함한다.
열 디코더(480)는 대역폭 비트 정보(474)를 "2"를 획득하고, 제1 열 주소의 비트(472)를 "0110"으로 획득할 수 있다.
열 디코더(480)는 대역폭 비트 정보(474)를 "2"로 획득할 경우, 제1 열 주소의 비트(472)에서 대역폭 비트 정보(474)의 수에 상응하는 적어도 하나의 비트를 고려하지 않고, 나머지 비트들과 일치하는 열 주소들을 동시에 선택할 수 있다.
즉, 열 디코더(480)는 제1 열주소의 비트(472)에 해당하는 "0110"에서 대역폭 비트 정보(474)의 수에 상응하는 두 개의 비트를 제외한 나머지 비트(476)에 상응하는 "01"을 결정할 수 있다.
또한, 열 디코더(480)는 나머지 비트(476)에 상응하는 "01"에 해당하는 제2 열 주소(478)를 결정할 수 있다. 예를 들어, 열 디코더(480)는 나머지 비트(476)에 기초하여 열 주소를 선택할 경우, 대역폭 비트 정보(474)의 수에 기초하여 전체 열 주소를 구분할 수 있다.
즉, 열 디코더(480)는 나머지 비트(476)를 결정한 후, 전체 열 주소에 상응하는 제1 열 주소를 4개의 그룹들로 구분하고, 나머지 비트(476)에 상응하는 2번째 그룹에 포함되는 제2 열 주소(478)를 결정할 수 있다.
또한, 열 디코더(480)는 나머지 비트(476)를 이용하여 다수의 열 주소들을 동시에 결정할 수 있고, 획득되는 전체 열 주소를 모두 고려하지 않고, 메모리 장치(450)의 메모리 동작을 지원할 수 있다.
메모리 패스 관리부(460)는 제2 열 주소(478)와 획득된 행 주소를 통하여 하나의 데이터를 식별하고, 식별된 데이터의 데이터 패스(490)의 범위를 데이터 개수에 따라 네 개로 결정하여 제2 열 주소(478)와 행 주소에 의하여 식별된 데이터를 결정된 데이터 패스(490)를 통하여 출력할 수 있다.
또한, 메모리 패스 관리부(460)는 대역폭 비트 정보(474)에 기초하여 데이터 패스(490)를 가변적으로 활성화할 수 있다. 예를 들어, 열 디코더(480)가 대역폭 비트 정보(474)를 임의의 수에 해당하는 "n"으로 획득할 경우, 메모리 패스 관리부(460)는 "2n"에 상응하는 데이터 패스의 범위를 활성화할 수 있다.
예를 들어, 메모리 패스 관리부(460)는 획득된 대역폭 비트 정보(474)가 "1"일 경우, 2개의 데이터 패스들을 포함하는 데이터 패스의 범위를 결정할 수 있다.
도 5는 본 발명의 일실시예에 따른 메모리 장치가 대역폭이 다른 주변장치와 데이터를 교환하는 동작과 관련된 블록도를 도시한다.
구체적으로, 도 5는 메모리 장치(500)가 서로 다른 메모리 대역폭을 갖는 제1 주변장치(540)와 제2 주변장치(550) 중 어느 하나와 선택적으로 데이터를 교환하기 위하여 대역폭 비트 정보를 이용하고, 대역폭 비트 정보에 기초하여 데이터를 교환하기 위한 데이터 패스(530)의 범위를 가변적으로 결정하는 동작과 관련된 구성요소들을 예시한다.
도 5를 참고하면, 메모리 장치(500)는 선택 연결부(510)를 통하여 제1 주변장치(540) 및 제2 주변장치(550)와 연결되고, 데이터 패스(530) 중 활성화된 데이터 패스에 해당하는 데이터 패스는 데이터 처리부(520)를 통하여 제1 주변장치(540) 및 제2 주변장치(550)와 데이터를 교환할 수 있다. 예를 들어, 선택 연결부(510)는 아비터(arbiter)를 포함할 수 있다.
예를 들어, 메모리 장치(500)는 선택 연결부(510)를 통하여 제1 주변장치(540) 및 제2 주변장치(550) 중 어느 하나로부터 메모리 요청을 수신할 수 있다.
예를 들어, 메모리 요청은 제1 주변장치(540) 및 제2 주변 장치 중 어느 하나가 메모리 장치(500)와 메모리의 읽기 또는 쓰기 동작을 요청하는 메시지를 포함할 수 있다. 또한, 메모리 요청은 제1 주변장치(540) 및 제2 주변 장치 중 어느 하나의 메모리 대역폭에 대한 정보를 포함할 수 있다.
이때, 메모리 장치(500)는 도 1에 도시된 구성 요소들을 포함할 수 있다.
메모리 장치(500)는 제1 주변장치(540) 및 제2 주변 장치 중 어느 하나의 메모리 대역폭에 대한 정보에 기초하여 설정된 대역폭 비트 정보를 획득할 수 있다.
다시 말해, 메모리 장치(500)의 비트 정보 획득부는 서로 다른 메모리 대역폭을 갖는 복수의 주변장치들 중 선택된 어느 하나의 주변 장치의 메모리 대역폭에 따라 설정된 대역폭 비트 정보를 획득할 수 있다.
이때, 대역폭 비트 정보는 주변 장치로부터 별도의 정보 라인을 통해 수신하거나, 선택 연결부(510)를 통하여 특정 주변 장치가 선택되면 메모리 장치(500) 해당 주변 장치가 어떤 대역폭을 쓰는지를 알고 있을 수 있고, 알고 있는 대역폭 비트 정보를 열 디코더로 입력할 수 있다.
메모리 장치(500)는 제1 주변장치(540) 및 제2 주변 장치 중 어느 하나의 메모리 대역폭에 따라 설정된 대역폭 비트 정보를 이용하여 데이터 패스(530)를 가변적으로 활성화할 수 있다.
또한, 메모리 장치(500)는 가변적으로 활성화된 데이터 패스(530)를 통하여 도 4에 대한 설명에 예시된 메모리 장치(500)의 동작을 수행할 수 있다.
또한, 제1 주변장치(540) 및 제2 주변장치(550)는 PIM(Processing In Memory) 구조에서 내부 연산 처리를 위한 내부 메모리 컨트롤러 및 외부 연산을 처리하기 위한 외부 메모리 컨트롤러를 포함할 수 있다. 또한, 제1 주변장치(540) 및 제2 주변장치(550)는 고 대역폭 메모리(High Bandwidth Memory, HBM) 장치의 메모리 컨트롤러일 수 있다.
예를 들어, 메모리 장치(500)는 HBM 및 HMC(Hybrid Memory Cube)를 포함할 수 있다.
예를 들어, 스택 방식의 메모리 규격은 HBM과 HMC가 존재할 수 있고, HBM과 HMC를 총칭하여 3차원 스택 방식의 메모리 장치라 칭할 수 있다.
다른 실시예에 따라 제1 주변장치(540) 및 제2 주변장치(550) 중 어느 하나가 메모리 장치(500)의 메모리 대역폭을 가변적으로 설정하기 위해 대역폭 비트 정보를 설정하고, 설정된 대역폭 비트 정보를 메모리 요청과 동시에 메모리 장치(500)로 전달할 수 있다.
도 6은 본 발명의 일실시예에 따른 메모리 장치가 데이터 패스 변환부를 통하여 데이터 패스의 수를 변환하는 동작과 관련된 블록도를 도시한다.
구체적으로, 도 6은 메모리 장치가 데이터 패스 변환부에 포함된 직렬 변환부 및 병렬 변환부를 통하여 입출력되는 데이터를 처리함으로써 가변적으로 증가될 수 있는 데이터 패스의 개수를 조절하는 동작과 관련된 구성요소들을 예시한다.
도 6을 참고하면, 메모리 장치(600)는 데이터 패스 관리부(610), 열 디코더(630), 및 데이터 패스 변환부(650)을 포함한다.
열 디코더(630)은 대역폭 비트 정보(640)를 2비트로 수신하고, 제1 열 주소의 비트(622)를 "0110"으로 수신하여, 제1 열 주소의 비트(622)에서 대역폭 비트 정보(640)에 상응하는 하위 비트를 제외한 나머지 비트(626)에 상응하는 제2 열 주소(628)을 데이터 패스 관리부(610)로 전달한다.
데이터 패스 관리부(610)는 제2 열 주소(628)과 행 디코더(미도시)를 통하여 획득한 행 주소를 이용하여 식별된 데이터에 대한 데이터 패스(640)의 범위를 네 개로 결정한다.
데이터 패스 변환부(650)는 데이터 패스(640)과 연결되어 데이터 패스(640)를 통하여 출력 또는 입력되는 데이터를 전달할 수 있다. 또한, 데이터 패스 변환부(650)는 직렬 변환부(652) 및 병렬 변환부(654)를 포함할 수 있다.
직렬 변환부(652)는 데이터 패스(640)를 통하여 동시에 출력되는 다수의 데이터를 순차적으로 하나의 데이터로 출력할 수 있다. 반면에 병렬 변환부(654)는 입력되는 하나의 데이터를 누적하여 동시에 데이터 패스(640)를 통하여 입력할 수 있다.
즉, 직렬 변환부(652)는 데이터 패스(640)를 통하여 동시에 출력되는 네 개의 데이터를 하나씩 순차적으로 출력할 수 있다. 반면에 병렬 변환부(654)는 하나씩 입력되는 데이터를 누적하여 동시에 네 개의 데이터를 데이터 패스(640)를 통하여 입력할 수 있다. 여기서, 출력은 메모리의 읽기 동작을 포함할 수 있고, 입력은 메모리의 쓰기 동작을 포함할 수 있다.
예를 들어, 메모리 장치(600)는 메모리 읽기 동작에서 나머지 비트(626)에 해당하는 4, 5, 6, 7번째의 열 주소와 관련된 데이터를 직렬 변환부(652)를 통해 순차적으로 출력할 수 있다.
또한, 메모리 장치(600)는 메모리 쓰기 동작에서 네 차례 순차적으로 입력되는 데이터를 병렬 변환부(654)를 통하여 나머지 비트(626)에 해당하는 4, 5, 6, 7 번째의 열 주소와 관련된 행 주소 저장부에 4, 5, 6, 7번째로 순차적으로 입력할 수 있다.
즉, 메모리 장치(600)는 메모리 읽기 동작 및 쓰기 동작에서 다수의 데이터 패스를 통하여 출력되는 데이터를 하나의 데이터 패스를 통하여 순차적으로 출력할 수 있고, 하나의 입력을 다수의 데이터 패스들을 통하여 동시에 입력할 수 있다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
100: 메모리 장치 110: 열 디코더
112: 비트 정보 획득부 114: 열 주소 획득부
120: 데이터 패스 관리부 130: 데이터 패스 변환부
132: 병렬 변환부 134: 직렬 변환부

Claims (16)

  1. 대역폭 비트 정보를 획득하는 비트 정보 획득부;
    제1 열 주소를 획득하는 열 주소 획득부;
    상기 획득된 제1 열 주소의 비트에서 상기 획득된 대역폭 비트 정보에 상응하는 적어도 일부의 비트를 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는 열 디코더; 및
    상기 결정된 제2 열 주소와 획득된 행 주소로부터 식별되는 데이터에 대한 데이터 패스(data path)의 범위를 상기 식별된 데이터의 크기에 기초하여 가변적으로 결정하는 데이터 패스 관리부를 포함하는
    메모리 장치.
  2. 제1항에 있어서,
    상기 열 디코더는,
    상기 획득된 대역폭 비트 정보에 상응하는 개수의 하위 비트를 상기 제1 열 주소의 비트로부터 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는
    메모리 장치.
  3. 제1항에 있어서,
    상기 열 디코더는,
    상기 결정된 범위에 포함되는 적어도 하나 이상의 데이터 라인과 상기 획득된 행 주소와 관련된 데이터를 저장하는 행 데이터 저장부를 연결하기 위한 제2 열 주소를 결정하는
    메모리 장치.
  4. 제3항에 있어서,
    상기 데이터 패스 관리부는,
    상기 행 주소와 관련된 데이터의 크기에 기초하여 상기 데이터 패스(data path)의 최대 범위를 결정하는
    메모리 장치.
  5. 제4항에 있어서,
    상기 데이터 패스 관리부는,
    상기 대역폭 비트 정보에 기초하여 상기 결정된 최대 범위에서 상기 식별된 데이터에 대한 데이터 패스(data path)의 범위를 결정하는
    메모리 장치.
  6. 제3항에 있어서,
    적어도 하나 이상의 데이터 패스를 통하여 상기 행 데이터 저장부에 적어도 하나 이상의 입력을 동시에 입력하기 위한 병렬 변환부를 더 포함하는
    메모리 장치.
  7. 제1항에 있어서,
    상기 결정된 범위에 포함되는 적어도 하나 이상의 데이터 패스를 통하여 출력되는 상기 식별된 데이터의 적어도 하나 이상의 출력을 하나씩 순차적으로 출력하기 위한 직렬 변환부를 더 포함하는
    메모리 장치.
  8. 서로 다른 메모리 대역폭을 갖는 복수의 주변장치들 중 선택된 어느 하나의 주변 장치의 메모리 대역폭에 따라 설정된 대역폭 비트 정보를 획득하는 비트 정보 획득부;
    제1 열 주소를 획득하는 열 주소 획득부;
    상기 획득된 제1 열 주소의 비트에서 상기 획득된 대역폭 비트 정보에 상응하는 적어도 일부의 비트를 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는 열 디코더; 및
    상기 결정된 제2 열 주소와 획득된 행 주소로부터 식별되는 데이터에 대한 데이터 패스(data path)의 범위를 상기 식별된 데이터의 크기에 기초하여 가변적으로 결정하는 데이터 패스 관리부를 포함하는
    메모리 장치.
  9. 제8항에 있어서,
    상기 선택된 어느 하나의 주변장치는,
    내부 메모리 컨트롤러, 외부 메모리 컨트롤러, 고 대역폭 메모리(high bandwidth memory, HBM) 장치의 메모리 컨트롤러 중 어느 하나를 포함하는
    메모리 장치.
  10. 비트 정보 획득부에서, 대역폭 비트 정보를 획득하는 단계;
    열 주소 획득부에서, 제1 열 주소를 획득하는 단계;
    열 디코더에서, 상기 획득된 제1 열 주소의 비트에서 상기 획득된 대역폭 비트 정보에 상응하는 적어도 일부의 비트를 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는 단계; 및
    데이터 패스 관리부에서, 상기 결정된 제2 열 주소와 획득된 행 주소로부터 식별되는 데이터에 대한 데이터 패스(data path)의 범위를 상기 식별된 데이터의 크기에 기초하여 결정하는 단계를 포함하는
    메모리 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 제2 열 주소를 결정하는 단계는,
    상기 열 디코더에서, 상기 획득된 대역폭 비트 정보에 상응하는 개수의 하위 비트를 상기 제1 열 주소의 비트로부터 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는 단계를 포함하는
    메모리 장치의 동작 방법.
  12. 제10항에 있어서,
    상기 제2 열 주소를 결정하는 단계는,
    상기 열 디코더에서, 상기 결정된 범위에 포함되는 적어도 하나 이상의 데이터 라인과 상기 행 주소와 관련된 데이터를 저장하는 행 데이터 저장부를 연결하기 위한 제2 열 주소를 결정하는 단계를 포함하는
    메모리 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 데이터 패스(data path)의 범위를 결정하는 단계는,
    상기 데이터 패스 관리부에서, 상기 행 주소와 관련된 데이터의 크기에 기초하여 상기 데이터 패스(data path)의 최대 범위를 결정하는 단계를 더 포함하는
    메모리 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 데이터 패스(data path)의 범위를 결정하는 단계는,
    상기 데이터 패스 관리부에서, 상기 대역폭 비트 정보에 기초하여 상기 결정된 최대 범위에서 상기 식별된 데이터에 대한 데이터 패스(data path)의 범위를 결정하는 단계를 포함하는
    메모리 장치의 동작 방법.
  15. 제12항에 있어서,
    병렬 변환부에서, 적어도 하나 이상의 데이터 패스를 통하여 상기 행 데이터 저장부에 적어도 하나 이상의 입력을 동시에 입력하는 단계를 더 포함하는
    메모리 장치의 동작 방법.
  16. 제10항에 있어서,
    직렬 변환부에서, 상기 결정된 범위에 포함되는 적어도 하나 이상의 데이터 패스를 통하여 출력되는 상기 식별된 데이터의 적어도 하나 이상의 출력을 하나씩 순차적으로 출력하는 단계를 더 포함하는
    메모리 장치의 동작 방법.
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