CN104572519A - 一种用于多处理器的多端口访存控制器及其控制方法 - Google Patents
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Abstract
本发明涉及一种用于多处理器的多端口访存控制器，包括指令通道，其输入端分别与多处理器的外设DMA通道、内核DMA通道的输出端相连，其输出端与仲裁模块的输入端相连，仲裁模块的输出端与存储器阵列的输入端相连，存储器阵列的输出端与数据通道的输入端相连，数据通道的输出端分别与多处理器的外设DMA通道、内核DMA通道的输入端相连。本发明还公开了一种用于多处理器的多端口访存控制器的控制方法。本发明为多路DMA通道并发请求提供了有效的响应机制，兼顾请求响应的实时性和存储器带宽充分利用的特点，能够提高访存数据的吞吐率，减小因为地址冲突所造成的等待时间。
Description
技术领域
本发明涉及数字信号处理技术领域，尤其是一种用于多处理器的多端口访存控制器及其控制方法。
背景技术
多端口访存控制器的发明是为了解决在多处理器核和集成高速外设的片上网中，大量数据的存储和交换工作。对于由SRAM构成的存储器阵列，既要利用其读写端口简单易操作的特性，又要兼顾多通道并发请求仲裁机制的合理性，充分发挥最大的数据带宽。
以往多端口访存控制器沿用请求和数据串入串出的特点，对由单口SRAM所构成的存储器，当多路请求同时生效并且冲突时，往往会按优先级选择其中某一路进入存储单元，其余请求则会等待，降低了访存数据的吞吐率。
发明内容
本发明的首要目的在于提供一种能够提高访存数据的吞吐率，减小因为地址冲突所造成的等待时间的用于多处理器的多端口访存控制器。
为实现上述目的，本发明采用了以下技术方案：一种用于多处理器的多端口访存控制器，包括指令通道，其输入端分别与多处理器的外设DMA通道、内核DMA通道的输出端相连，其输出端与仲裁模块的输入端相连，仲裁模块的输出端与存储器阵列的输入端相连，存储器阵列的输出端与数据通道的输入端相连，数据通道的输出端分别与多处理器的外设DMA通道、内核DMA通道的输入端相连。
所述指令通道由第一、二BANK选择模块、第一、二请求合并模块和第一、二串行化模块组成，所述第一BANK选择模块的输入端与外设DMA通道的输出端相连，第一BANK选择模块的输出端与第一请求合并模块的输入端相连，第一请求合并模块的输出端与第一串行化模块的输入端相连；所述第二BANK选择模块的输入端与内核DMA通道的输出端相连，第二BANK选择模块的输出端与第二请求合并模块的输入端相连，第二请求合并模块的输出端与第二串行化模块的输入端相连，第一、二串行化模块的输出端均与仲裁模块的输入端相连。
所述存储器阵列由多个存储器BLOCK组成，每个存储器BLOCK由多个存储器BANK组成。
所述数据通道由输出寄存器、DMA通道选择模块、数据排序模块、数据合并模块和数据输出缓冲模块组成，所述输出寄存器的输入端与存储器阵列的输出端相连，输出寄存器的输出端与DMA通道选择模块的输入端相连，DMA通道选择模块的输出端与数据排序模块的输入端相连，数据排序模块的输出端与数据合并模块的输入端相连，数据合并模块的输出端与内设第三串行化模块的数据输出缓冲模块的输入端相连，数据缓冲模块的输出端分别与外设DMA通道、内核DMA通道的输入端相连。
所述第一、二请求合并模块的电路相同，所述第一请求合并模块由五级二选一数据选择器组成，其中，第一级二选一数据选择器C2的输入端与第一BANK选择模块的输出端相连，第一级二选一数据选择器C2的输出端与第二级二选一数据选择器C4的输入端相连，第二级二选一数据选择器C4的输出端与第三级二选一数据选择器C8的输入端相连，第三级二选一数据选择器C8的输出端与第四级二选一数据选择器C16的输入端相连，第四级二选一数据选择器C16的输出端与第五级二选一数据选择器C32的输入端相连，第五级二选一数据选择器C32的输出端与第一串行化模块的输入端相连；第一级二选一数据选择器C2的个数为外设DMA通道个数和内核DMA通道个数之和的二分之一，第二级二选一数据选择器C4的个数为第一级二选一数据选择器C2的个数的二分之一，第三级二选一数据选择器C8的个数为第二级二选一数据选择器C4的个数的二分之一，第四级二选一数据选择器C16的个数为第三级二选一数据选择器C8的个数的二分之一，第五级二选一数据选择器C32的个数为第四级二选一数据选择器C16的个数的二分之一。
所述第一、二串行化模块的电路相同，所述第一串行化模块由多个寄存器和多个二选一数据选择器交替排序组成，寄存器和二选一数据选择器的个数均为外设DMA通道个数和内核DMA通道个数之和，各个二选一数据选择器的第一输入端均接第一请求合并模块的输出端，各个二选一数据选择器的第二输入端接与其相邻的寄存器的输出端Q端，各个二选一数据选择器的控制端stall接倒数第二个寄存器的输出端Q端，各个二选一数据选择器的输出端接与其相邻的寄存器的输入端D端，各个寄存器的控制端HOLD端与仲裁模块的仲裁结果输出端arbt端相连，最后一个寄存器的输出端Q端作为第一串行化模块的输出端与仲裁模块的输入端相连。
所述数据合并模块由多个寄存器和多个三十二选一数据选择器交替排序组成，寄存器和数据选择器的个数均为外设DMA通道个数和内核DMA通道个数之和，各个数据选择器的输入端均接数据排序模块的输出端，各个数据选择器的输出端均接与其相邻的寄存器的输入端D端，各个数据选择器的控制端stall接外设DMA通道、内核DMA通道的输出端，各个寄存器的输出端Q端作为数据合并模块的输出端与数据输出缓冲模块的输入端相连。
本发明的另一目的在于提供一种用于多处理器的多端口访存控制器的控制方法，该方法包括下列顺序的步骤：
（1）指令通道接收外设DMA通道、内核DMA通道的读/写请求，按其地址中BANK字段进行选择性接收，将各通道请求紧密排列，并将多个请求逐周期向仲裁模块输出；
（2）仲裁模块对外设DMA通道、内核DMA通道访问同一BANK的请求做优先级选择，并将优先级高的请求选择至存储器阵列的输入端口，若为写请求，则写入存储器阵列后完成，否则，进入下一步；
（3）数据通道接收存储器阵列的数据输出，并按数据所对应的DMA通道ID号进行选择，将各BANK数据紧密排列，并将多周期内各存储器BANK输出的数据按时间先后排列在一起，再将各BANK返回数据串行化后输出至DMA通道， DMA通道根据数据ID字段匹配识别读请求。
指令通道中的BANK选择模块将接收到的各DMA通道请求，按其地址中BANK字段选择性接收，若地址非属于对应BANK，则输出空请求；接着，请求合并模块接收BANK选择模块的输出，通过多级选择，将各DMA通道请求紧密排列；最后，串行化模块接收请求合并模块的输出，将多个请求逐周期向仲裁模块输出，并生成向DMA通道的暂停信号，即当倒数第二级寄存器输出非0时，暂停DMA通道对应BANK的请求。
在进行读操作时，首先，数据通道中的DMA通道选择模块接收所有存储器BANK的数据输出，并按数据所对应的DMA通道ID号进行选择；接着，数据排序模块接收DMA通道选择模块的输出，通过多级选择，将各存储器BANK数据紧密排列；接着，数据合并模块接收数据排序模块的输出，将多周期内各存储器BANK输出的数据按时间先后排列在一起；最后，数据输出缓冲模块接收数据合并模块的输出，将各存储器BANK返回数据串行化后输出至外设DMA通道、内核DMA通道，外设DMA通道、内核DMA通道根据数据ID字段匹配识别读请求。
由上述技术方案可知，本发明在指令通道中将同一时刻多通道的请求选择至目标存储器BANK，后经并串行化模块输出至仲裁模块，在获取仲裁权后将读写请求选择至相应存储器输入端口；对于各存储器BANK返回的读数据，同样按照其所对应的DMA通道号选择至相应的DMA数据通道，再经数据合并和串行化后输出。由于经多端口访存控制器输出的读数据顺序与输入的读请求不一定相同，在DMA通道一端，需要按照数据所附加的ID号与请求ID相匹配。本发明为多路DMA通道并发请求提供了有效的响应机制，兼顾请求响应的实时性和存储器带宽充分利用的特点，能够提高访存数据的吞吐率，减小因为地址冲突所造成的等待时间。
附图说明
图1为本发明的电路框图。
图2、3、4、5为本发明中存储器阵列、第一请求合并模块、第一串行化模块、数据合并模块的电路原理图。
具体实施方式
一种用于多处理器的多端口访存控制器，包括指令通道30，其输入端分别与多处理器的外设DMA通道10、内核DMA通道20的输出端相连，其输出端与仲裁模块40的输入端相连，仲裁模块40的输出端与存储器阵列50的输入端相连，存储器阵列50的输出端与数据通道60的输入端相连，数据通道60的输出端分别与多处理器的外设DMA通道10、内核DMA通道20的输入端相连，如图1所示。指令通道30用于连接多路DMA请求接口，针对每个存储器BANK串行化读写请求，对于每一个存储器BANK均存在这样一组逻辑；仲裁逻模块用于按固定优先级判定仲裁结果；存储器阵列50是由单口SRAM所组成的存储器BANK和存储器BLOCK，用于响应经仲裁模块40输出的读写数据请求；数据通道60，用于连接存储器数据输出端口，针对每个DMA请求通道合并读出数据并将其串行化后输出，对于每一个DMA请求通道均在这样一组逻辑。
如图1所示，所述指令通道30由第一、二BANK选择模块、第一请求合并模块31、第二请求合并模块、第一串行化模块32和第二串行化模块组成，所述第一BANK选择模块的输入端与外设DMA通道10的输出端相连，第一BANK选择模块的输出端与第一请求合并模块31的输入端相连，第一请求合并模块31的输出端与第一串行化模块32的输入端相连；所述第二BANK选择模块的输入端与内核DMA通道20的输出端相连，第二BANK选择模块的输出端与第二请求合并模块的输入端相连，第二请求合并模块的输出端与第二串行化模块的输入端相连，第一串行化模块32、第二串行化模块的输出端均与仲裁模块40的输入端相连。多端口访存控制器连接多处理器内核DMA通道20，图1中的MacroN DMA，和外设DMA通道10，图1中的IO to IO DMA，内核DMA通道20之间优先级平等，外设DMA通道10之间优先级平等，仲裁逻辑存在于内核DMA通道20和外设DMA通道10之间。对于每个存储器BANK，各通道请求均经过指令通道30中的BANK选择、请求排序、串行化至仲裁模块40，再经仲裁选择后至存储器输入端口；对于每个DMA请求通道，读出数据均经输出寄存后，由数据通道60中的DMA通道选择、数据排序、数据合并、输出缓冲等模块返回。
如图1、2所示，所述存储器阵列50由多个存储器BLOCK组成，每个存储器BLOCK由多个存储器BANK组成，图2中所举例的单口SRAM存储器BANK深度为8KB，数据位宽为32bit。所述数据通道60由输出寄存器、DMA通道选择模块、数据排序模块、数据合并模块61和数据输出缓冲模块组成，所述输出寄存器的输入端与存储器阵列50的输出端相连，输出寄存器的输出端与DMA通道选择模块的输入端相连，DMA通道选择模块的输出端与数据排序模块的输入端相连，数据排序模块的输出端与数据合并模块61的输入端相连，数据合并模块61的输出端与内设第三串行化模块的数据输出缓冲模块的输入端相连，数据缓冲模块的输出端分别与外设DMA通道10、内核DMA通道20的输入端相连。
如图3所示，所述第一请求合并模块31和第二请求合并模块的电路相同，所述第一请求合并模块31由五级二选一数据选择器组成，其中，第一级二选一数据选择器C2的输入端与第一BANK选择模块的输出端相连，第一级二选一数据选择器C2的输出端与第二级二选一数据选择器C4的输入端相连，第二级二选一数据选择器C4的输出端与第三级二选一数据选择器C8的输入端相连，第三级二选一数据选择器C8的输出端与第四级二选一数据选择器C16的输入端相连，第四级二选一数据选择器C16的输出端与第五级二选一数据选择器C32的输入端相连，第五级二选一数据选择器C32的输出端与第一串行化模块的输入端相连；第一级二选一数据选择器C2的个数为外设DMA通道10个数和内核DMA通道20个数之和的二分之一，本实施例为16个，第二级二选一数据选择器C4的个数为第一级二选一数据选择器C2的个数的二分之一，第三级二选一数据选择器C8的个数为第二级二选一数据选择器C4的个数的二分之一，第四级二选一数据选择器C16的个数为第三级二选一数据选择器C8的个数的二分之一，第五级二选一数据选择器C32的个数为第四级二选一数据选择器C16的个数的二分之一。32个DMA请求通道通过请求合并模块后，可以实现请求的紧密排列，即通过此模块可以挤掉存在于32个请求之间的空指令。对于32个通道的排序需要5级选择，第一级C2实现两输入请求之间的排序，按照向低序号压缩的原则，将无效的请求选择至O1，有效请求选择至O0，若两输入均为有效或无效，则输入和输入保持一致。对于第二级C2和后续三级均与第一级相类似。
如图4所示，所述第一串行化模块32和第二串行化模块的电路相同，所述第一串行化模块32由多个寄存器和多个二选一数据选择器交替排序组成，寄存器和二选一数据选择器的个数均为外设DMA通道10个数和内核DMA通道20个数之和，本实施例为32个，各个二选一数据选择器的第一输入端均接第一请求合并模块31的输出端，各个二选一数据选择器的第二输入端接与其相邻的寄存器的输出端Q端，各个二选一数据选择器的控制端stall接倒数第二个寄存器的输出端Q端，各个二选一数据选择器的输出端接与其相邻的寄存器的输入端D端，各个寄存器的控制端HOLD端与仲裁模块40的仲裁结果输出端arbt端相连，最后一个寄存器的输出端Q端作为第一串行化模块32的输出端与仲裁模块40的输入端相连。串行化模块将请求同一存储器BANK的32个指令串行化后输入仲裁模块40，o0\o1\o2…\o30\o31为请求合并模块的输出，reg0的Q端为访存命令串行化的输出，data0直接与仲裁模块40的输入端相连，arbt为仲裁模块40输出的仲裁结果，影响各级寄存器的暂停，产生的stall信号用于停顿DMA通道向相应的存储器BANK发送访存指令。
如图5所示，所述数据合并模块61由多个寄存器和多个三十二选一数据选择器交替排序组成，寄存器和数据选择器的个数均为外设DMA通道10个数和内核DMA通道20个数之和，本实施例为32个，各个数据选择器的输入端均接数据排序模块的输出端，各个数据选择器的输出端均接与其相邻的寄存器的输入端D端，各个数据选择器的控制端stall接外设DMA通道10、内核DMA通道20的输出端，各个寄存器的输出端Q端作为数据合并模块61的输出端与数据输出缓冲模块的输入端相连。数据合并模块61用于将多周期内各存储器BANK输出的数据进行合并，合并的数据均为同一DMA通道发出的读请求响应，这些响应数据可能来自不同的存储器BANK。由于DMA通道每周期只可以接收一个数据，因而在数据合并后，还需要一个数据输出缓冲模块。
以下结合图1至5对本发明作进一步的说明。
本控制方法包括：（1）指令通道30接收外设DMA通道10、内核DMA通道20的读/写请求，按其地址中BANK字段进行选择性接收，将各通道请求紧密排列，并将多个请求逐周期向仲裁模块40输出；（2）仲裁模块40对外设DMA通道10、内核DMA通道20访问同一BANK的请求做优先级选择，并将优先级高的请求选择至存储器阵列50的输入端口，若为写请求，则写入存储器阵列50后完成，否则，进入下一步；（3）数据通道60接收存储器阵列50的数据输出，并按数据所对应的DMA通道ID号进行选择，将各BANK数据紧密排列，并将多周期内各存储器BANK输出的数据按时间先后排列在一起，再将各BANK返回数据串行化后输出至DMA通道， DMA通道根据数据ID字段匹配识别读请求。
进一步地，指令通道30中的BANK选择模块将接收到的各DMA通道请求，按其地址中BANK字段选择性接收，若地址非属于对应BANK，则输出空请求；接着，请求合并模块接收BANK选择模块的输出，通过多级选择，将各DMA通道请求紧密排列；最后，串行化模块接收请求合并模块的输出，将多个请求逐周期向仲裁模块40输出，并生成向DMA通道的暂停信号，即当倒数第二级寄存器输出非0时，暂停DMA通道对应BANK的请求。
进一步地，在进行读操作时，首先，数据通道60中的DMA通道选择模块接收所有存储器BANK的数据输出，并按数据所对应的DMA通道ID号进行选择；接着，数据排序模块接收DMA通道选择模块的输出，通过多级选择，将各存储器BANK数据紧密排列；接着，数据合并模块61接收数据排序模块的输出，将多周期内各存储器BANK输出的数据按时间先后排列在一起；最后，数据输出缓冲模块接收数据合并模块61的输出，将各存储器BANK返回数据串行化后输出至外设DMA通道10、内核DMA通道20，外设DMA通道10、内核DMA通道20根据数据ID字段匹配识别读请求。本发明可以不间断的接受某个DMA通道的多个请求，最多32个，此种情况发生在32个请求分别访问32个存储器BANK，同时串行化模块寄存器全部为空，如果请求是读请求，则读数据可能同一时刻全部从存储器中输出；而DMA同一时刻只可以接受一个读数据，所以，返回数据也需要一个串行化模块。
本发明支持多块数据存储器BLOCK、存储器BANK操作，多端口访存控制器所支持的最大数据带宽应等于存储器位宽*BANK数目*BLOCK数目*时钟频率。本发明支持多请求至存储器的并串转换，以BANK作为存储器最小操作单位，对同一时刻访问同一BANK的读写操作串行化为访问队列，并在存储器输入端逐周期完成读写操作。在DMA通道中为读写请求分配唯一标识的ID号，以匹配读响应乱序输出，分配的ID号为有限字段，可循环重复利用。
本发明实现了与多路请求通道接口的握手以及请求和响应的并串转换；按通道优先级要求，响应存储器数据读写操作，保证诸如内核请求通道之类的高优先级请求优先获得响应，外设请求通道之类的低优先级请求在高优先级传输间隙获得响应，仲裁模块40的输出影响对应请求通道的握手和暂停，平衡存储器输入端口带宽与DMA请求通道带宽。
综上所述，本发明在指令通道30中将同一时刻多通道的请求选择至目标存储器BANK，后经并串行化模块输出至仲裁模块40，在获取仲裁权后将读写请求选择至相应存储器输入端口；对于各存储器BANK返回的读数据，同样按照其所对应的DMA通道号选择至相应的DMA数据通道60，再经数据合并和串行化后输出。由于经多端口访存控制器输出的读数据顺序与输入的读请求不一定相同，在DMA通道一端，需要按照数据所附加的ID号与请求ID相匹配。本发明为多路DMA通道并发请求提供了有效的响应机制，兼顾请求响应的实时性和存储器带宽充分利用的特点，能够提高访存数据的吞吐率，减小因为地址冲突所造成的等待时间。
Claims (10)
1.一种用于多处理器的多端口访存控制器，其特征在于：包括指令通道，其输入端分别与多处理器的外设DMA通道、内核DMA通道的输出端相连，其输出端与仲裁模块的输入端相连，仲裁模块的输出端与存储器阵列的输入端相连，存储器阵列的输出端与数据通道的输入端相连，数据通道的输出端分别与多处理器的外设DMA通道、内核DMA通道的输入端相连。
2.根据权利要求1所述的用于多处理器的多端口访存控制器，其特征在于：所述指令通道由第一、二BANK选择模块、第一、二请求合并模块和第一、二串行化模块组成，所述第一BANK选择模块的输入端与外设DMA通道的输出端相连，第一BANK选择模块的输出端与第一请求合并模块的输入端相连，第一请求合并模块的输出端与第一串行化模块的输入端相连；所述第二BANK选择模块的输入端与内核DMA通道的输出端相连，第二BANK选择模块的输出端与第二请求合并模块的输入端相连，第二请求合并模块的输出端与第二串行化模块的输入端相连，第一、二串行化模块的输出端均与仲裁模块的输入端相连。
3.根据权利要求1所述的用于多处理器的多端口访存控制器，其特征在于：所述存储器阵列由多个存储器BLOCK组成，每个存储器BLOCK由多个存储器BANK组成。
4.根据权利要求1所述的用于多处理器的多端口访存控制器，其特征在于：所述数据通道由输出寄存器、DMA通道选择模块、数据排序模块、数据合并模块和数据输出缓冲模块组成，所述输出寄存器的输入端与存储器阵列的输出端相连，输出寄存器的输出端与DMA通道选择模块的输入端相连，DMA通道选择模块的输出端与数据排序模块的输入端相连，数据排序模块的输出端与数据合并模块的输入端相连，数据合并模块的输出端与内设第三串行化模块的数据输出缓冲模块的输入端相连，数据缓冲模块的输出端分别与外设DMA通道、内核DMA通道的输入端相连。
5.根据权利要求2所述的用于多处理器的多端口访存控制器，其特征在于：所述第一、二请求合并模块的电路相同，所述第一请求合并模块由五级二选一数据选择器组成，其中，第一级二选一数据选择器C2的输入端与第一BANK选择模块的输出端相连，第一级二选一数据选择器C2的输出端与第二级二选一数据选择器C4的输入端相连，第二级二选一数据选择器C4的输出端与第三级二选一数据选择器C8的输入端相连，第三级二选一数据选择器C8的输出端与第四级二选一数据选择器C16的输入端相连，第四级二选一数据选择器C16的输出端与第五级二选一数据选择器C32的输入端相连，第五级二选一数据选择器C32的输出端与第一串行化模块的输入端相连；第一级二选一数据选择器C2的个数为外设DMA通道个数和内核DMA通道个数之和的二分之一，第二级二选一数据选择器C4的个数为第一级二选一数据选择器C2的个数的二分之一，第三级二选一数据选择器C8的个数为第二级二选一数据选择器C4的个数的二分之一，第四级二选一数据选择器C16的个数为第三级二选一数据选择器C8的个数的二分之一，第五级二选一数据选择器C32的个数为第四级二选一数据选择器C16的个数的二分之一。
6.根据权利要求2所述的用于多处理器的多端口访存控制器，其特征在于：所述第一、二串行化模块的电路相同，所述第一串行化模块由多个寄存器和多个二选一数据选择器交替排序组成，寄存器和二选一数据选择器的个数均为外设DMA通道个数和内核DMA通道个数之和，各个二选一数据选择器的第一输入端均接第一请求合并模块的输出端，各个二选一数据选择器的第二输入端接与其相邻的寄存器的输出端Q端，各个二选一数据选择器的控制端stall接倒数第二个寄存器的输出端Q端，各个二选一数据选择器的输出端接与其相邻的寄存器的输入端D端，各个寄存器的控制端HOLD端与仲裁模块的仲裁结果输出端arbt端相连，最后一个寄存器的输出端Q端作为第一串行化模块的输出端与仲裁模块的输入端相连。
7.根据权利要求4所述的用于多处理器的多端口访存控制器，其特征在于：所述数据合并模块由多个寄存器和多个三十二选一数据选择器交替排序组成，寄存器和数据选择器的个数均为外设DMA通道个数和内核DMA通道个数之和，各个数据选择器的输入端均接数据排序模块的输出端，各个数据选择器的输出端均接与其相邻的寄存器的输入端D端，各个数据选择器的控制端stall接外设DMA通道、内核DMA通道的输出端，各个寄存器的输出端Q端作为数据合并模块的输出端与数据输出缓冲模块的输入端相连。
8.一种用于多处理器的多端口访存控制器的控制方法，其特征在于：该方法包括下列顺序的步骤：
（1）指令通道接收外设DMA通道、内核DMA通道的读/写请求，按其地址中BANK字段进行选择性接收，将各通道请求紧密排列，并将多个请求逐周期向仲裁模块输出；
（2）仲裁模块对外设DMA通道、内核DMA通道访问同一BANK的请求做优先级选择，并将优先级高的请求选择至存储器阵列的输入端口，若为写请求，则写入存储器阵列后完成，否则，进入下一步；
（3）数据通道接收存储器阵列的数据输出，并按数据所对应的DMA通道ID号进行选择，将各BANK数据紧密排列，并将多周期内各存储器BANK输出的数据按时间先后排列在一起，再将各BANK返回数据串行化后输出至DMA通道， DMA通道根据数据ID字段匹配识别读请求。
9.根据权利要求8所述的一种用于多处理器的多端口访存控制器的控制方法，其特征在于：指令通道中的BANK选择模块将接收到的各DMA通道请求，按其地址中BANK字段选择性接收，若地址非属于对应BANK，则输出空请求；接着，请求合并模块接收BANK选择模块的输出，通过多级选择，将各DMA通道请求紧密排列；最后，串行化模块接收请求合并模块的输出，将多个请求逐周期向仲裁模块输出，并生成向DMA通道的暂停信号，即当倒数第二级寄存器输出非0时，暂停DMA通道对应BANK的请求。
10.根据权利要求8所述的一种用于多处理器的多端口访存控制器的控制方法，其特征在于：在进行读操作时，首先，数据通道中的DMA通道选择模块接收所有存储器BANK的数据输出，并按数据所对应的DMA通道ID号进行选择；接着，数据排序模块接收DMA通道选择模块的输出，通过多级选择，将各存储器BANK数据紧密排列；接着，数据合并模块接收数据排序模块的输出，将多周期内各存储器BANK输出的数据按时间先后排列在一起；最后，数据输出缓冲模块接收数据合并模块的输出，将各存储器BANK返回数据串行化后输出至外设DMA通道、内核DMA通道，外设DMA通道、内核DMA通道根据数据ID字段匹配识别读请求。
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