CN105302745B - 高速缓冲存储器及其应用方法 - Google Patents
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Abstract
本发明公开了一种高速缓冲存储器，包括：第一逻辑仲裁单元、与所述第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的第二逻辑仲裁单元、以及与所述第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；其中，所述第一逻辑仲裁单元通过第一接口与N个标记段存储子单元连接；所述第二逻辑仲裁单元通过第二接口与N个数据块存储子单元连接；所述N为大于等于2的正整数。本发明还公开了一种高速缓冲存储器的应用方法。
Description
技术领域
本发明涉及高速缓存设计技术，尤其涉及一种高速缓冲存储器及其实现方法。
背景技术
在计算机层次化存储系统中，高速缓冲存储器(Cache Memory)通常是一片面积较小、速度较快的静态存储芯片(SRAM)，位于层次化存储系统的最顶端，其下端为主存储器与外部存储器。根据局部性原理，所述Cache Memory将计算机中的处理器最常用到的数据副本缓存到本地，当Cache命中时，所述处理器无需访问主存储器便可直接从Cache Memory中获取数据，从而有效缩短访存时间、提升计算机性能。
由于处理器架构的不断发展，Cache Memory的结构及其控制逻辑也日趋复杂。多存储体(Multi-Bank)结构的Cache Memory便是随着超标量处理器的发展而逐步提出的。现代超标量处理器可以并行发射多条指令，当多条访问不同存储体(Bank)的读写指令同时访问Cache Memory时，具有所述Multi-Bank结构的Cache Memory可以同时处理多条访存，这就使得计算机的吞吐率大大提升。
虽然所述Multi-Bank结构的Cache Memory能够较好地避免不同Bank间的访存冲突，并在Cache命中时有效提高数据吞吐率；但是，所述Multi-Bank结构的Cache Memory是由复杂的控制电路来控制的，控制电路面积的较大，导致增大了Cache Memory的设计成本。因此，如何权衡Multi-Bank结构Cache Memory的性能与成本，已成为亟待解决的一个问题。
发明内容
为解决现有存在的技术问题，本发明实施例提供一种高速缓冲存储器及其应用方法，能有效平衡具有Multi-Bank结构Cache Memory的性能与成本的问题。
本发明的技术方案是这样实现的：本发明提供了一种高速缓冲存储器，包括：第一逻辑仲裁单元、与所述第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的第二逻辑仲裁单元、以及与所述第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；其中，
所述第一逻辑仲裁单元通过第一接口与N个标记段存储子单元连接；所述第二逻辑仲裁单元通过第二接口与N个数据块存储子单元连接；
所述N为大于等于2的正整数。
上述方案中，所述高速缓冲存储器还包括：用于接收访问所述标记段存储单元的各请求消息的请求单元、以及与所述请求单元连接的分路单元；所述分路单元与所述第一逻辑仲裁单元连接。
本发明实施例还提供了一种高速缓冲存储器，包括：N个第一逻辑仲裁单元、与所述N个第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的N个第二逻辑仲裁单元、以及与所述N个第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；其中，
所述N个第一逻辑仲裁单元分别通过N个第一接口与N个标记段存储子单元一一对应连接；所述N个第二逻辑仲裁单元分别通过N个第二接口与N个数据块存储子单元一一对应连接；
所述N为大于等于2的正整数。
上述方案中，所述高速缓冲存储器还包括：用于接收访问所述标记段存储单元的各请求消息的请求单元、以及与所述请求单元连接的分路单元；所述分路单元均与所述N个第一逻辑仲裁单元连接。
本发明实施例还提供了一种高速缓冲存储器，包括：第一逻辑仲裁单元、与所述第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的N个第二逻辑仲裁单元、以及与所述N个第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；其中，
所述第一逻辑仲裁单元通过第一接口与N个标记段存储子单元连接；所述N个第二逻辑仲裁单元分别通过N个第二接口与N个数据块存储子单元一一对应连接；
所述N为大于等于2的正整数。
上述方案中，所述高速缓冲存储器还包括：用于接收访问所述标记段存储单元的各请求消息的请求单元、以及与所述请求单元连接的分路单元；所述分路单元与所述第一逻辑仲裁单元连接。
本发明实施例还提供了一种高速缓冲存储器，包括：N个第一逻辑仲裁单元、与所述N个第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的第二逻辑仲裁单元、以及与所述第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；其中，
所述N个第一逻辑仲裁单元分别通过N个第一接口与N个标记段存储子单元一一对应连接；所述第二逻辑仲裁单元通过第二接口与N个数据块存储子单元连接；
所述N为大于等于2的正整数。
上述方案中，所述高速缓冲存储器还包括：用于接收访问所述标记段存储单元的各请求消息的请求单元、以及与所述请求单元连接的分路单元；所述分路单元均与所述N个第一逻辑仲裁单元连接。
本发明实施例还提供了一种高速缓冲存储器的应用方法，所述高速缓冲存储器包括：第一逻辑仲裁单元、与所述第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的第二逻辑仲裁单元、以及与所述第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；所述方法包括：
所述第一逻辑仲裁单元接收X个第一请求消息，并将X个第一请求消息均通过第一接口发送至所述N个标记段存储子单元中的一个或多个；
各标记段存储子单元确定自身接收到的第一请求消息中的请求信息与自身的标记段相对应时，根据第一请求消息生成第二请求消息，将第二请求消息发送至所述第二逻辑仲裁单元；
所述第二逻辑仲裁单元将接收到的各第二请求消息均通过第二接口发送至所述N个数据块存储子单元中的一个或多个；
其中，所述N和X均为大于等于2的正整数。
本发明实施例还提供了一种高速缓冲存储器的应用方法，应用于高速缓冲存储器；所述高速缓冲存储器包括：N个第一逻辑仲裁单元、与所述N个第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的N个第二逻辑仲裁单元、以及与所述N个第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；所述N个第一逻辑仲裁单元分别通过N个第一接口与N个标记段存储子单元连接；所述N个第二逻辑仲裁单元分别通过N个第二接口与N个数据块存储子单元连接；第一逻辑仲裁单元、第一接口以及标记段存储子单元三者一一对应；第二逻辑仲裁单元、第二接口以及数据块存储子单元三者一一对应；所述方法包括：
各第一逻辑仲裁单元接收第一请求消息，并将第一请求消息通过与自身对应的第一接口发送至与自身对应的标记段存储子单元；
各标记段存储子单元确定自身接收的第一请求消息的请求信息与自身的标记段相对应时，根据接收到的第一请求消息生成第二请求消息，并将第二请求消息发送至第二逻辑仲裁单元；
各第二逻辑仲裁单元将接收到的第二请求消息分别通过自身对应的第二接口发送至与自身对应的数据块存储子单元；
其中，所述N和X均为大于等于2的正整数。
本发明实施例还提供了一种高速缓冲存储器的应用方法，应用于高速缓冲存储器；所述高速缓冲存储器包括：第一逻辑仲裁单元、与所述第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的N个第二逻辑仲裁单元、以及与所述N个第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；所述N个第二逻辑仲裁单元分别通过N个第二接口与N个数据块存储子单元连接；第二逻辑仲裁单元、第二接口以及数据块存储子单元三者一一对应；所述方法包括：
所述第一逻辑仲裁单元接收X个第一请求消息，并将X个第一请求消息均通过第一接口发送至所述N个标记段存储子单元中的一个或多个；
各标记段存储子单元确定自身接收到的第一请求消息中的请求信息与自身的标记段相对应时，根据第一请求消息生成第二请求消息，将第二请求消息发送至第二逻辑仲裁单元；
各第二逻辑仲裁单元将接收到的第二请求消息分别通过自身对应的第二接口发送至与自身对应的数据块存储子单元；
其中，所述N和X均为大于等于2的正整数。
本发明实施例还提供了一种高速缓冲存储器的应用方法，应用于高速缓冲存储器；所述高速缓冲存储器包括：N个第一逻辑仲裁单元、与所述N个第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的第二逻辑仲裁单元、以及与所述第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；所述N个第一逻辑仲裁单元分别通过N个第一接口与N个标记段存储子单元子连接；第一逻辑仲裁单元、第一接口以及标记段存储子单元三者一一对应；所述方法包括：
各第一逻辑仲裁单元接收第一请求消息，并将第一请求消息通过与自身对应的第一接口发送至与自身对应的标记段存储子单元；
各标记段存储子单元确定自身接收的第一请求消息的请求信息与自身的标记段相对应时，根据接收到的第一请求消息生成第二请求消息，并将第二请求消息发送至所述第二逻辑仲裁单元；
所述第二逻辑仲裁单元将接收到的各第二请求消息均通过第二接口发送至与第二请求消息对应的数据块存储子单元；
其中，所述N和X均为大于等于2的正整数。
本发明所提供的高速缓冲存储器及其应用方法，将高速缓冲存储器中的标记段存储单元和数据块存储单元进行划分，并将所述标记段存储单元中的各标记段存储子单元与第一逻辑仲裁单元通过一个第一接口连接，或将每个标记段存储子单元通过与自身对应的唯一的第一接口与唯一的第一逻辑仲裁单元一一对应连接；同时，将所述数据块存储单元中的各数据块存储子单元与第二逻辑仲裁单元通过一个第二接口连接，或将每个数据块存储子单元通过与自身对应的唯一的第二接口与唯一的第二逻辑仲裁单元一一对应连接；如此，能根据实际需求有效平衡具有Multi-Bank结构Cache Memory的性能与成本的问题；具体的，当对Cache Memory的并行性能要求较高时，可以采用标记段存储子单元、第一接口、第一逻辑单元三者一一对应，和/或数据块存储子单元、第二逻辑仲裁单元、第二接口三者一一对应的电路结构，此时，能够有效提高Cache Memory并行性能；当对Cache Memory的并行性能较低，且需要降低功耗时，采用各标记段存储子单元与第一逻辑仲裁单元通过一个第一接口连接、和/或各数据块存储子单元与第二逻辑仲裁单元通过一个第二接口连接的电路结构，此时，能有效降低Cache Memory的功耗。
附图说明
图1为本发明实施例高速缓冲存储器的结构示意图一；
图2为本发明实施例一Cache Memory的结构示意图；
图3为本发明实施例高速缓冲存储器的应用方法的流程示意图一；
图4为本发明实施例高速缓冲存储器的结构示意图二；
图5为本发明实施例二Cache Memory的结构示意图；
图6为本发明实施例高速缓冲存储器的应用方法的流程示意图二；
图7为本发明实施例高速缓冲存储器的结构示意图三；
图8为本发明实施例三Cache Memory的结构示意图；
图9为本发明实施例高速缓冲存储器的应用方法的流程示意图三；
图10为本发明实施例高速缓冲存储器的结构示意图四；
图11为本发明实施例四Cache Memory的结构示意图；
图12为本发明实施例高速缓冲存储器的应用方法的流程示意图四。
具体实施方式
为了能够更加详尽地了解本发明的特点与技术内容，下面结合附图对本发明的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本发明。
Multi-Bank结构的Cache Memory以访存地址为依据，将Cache Memory划分为多个相互独立的存储空间，即将所述Cache Memory中的标记段随机存储记忆体(Tag RAM)和数据块随机存储记忆体(Data RAM)分别划分为多个相互独立的存储空间；当所述CacheMemory中逻辑仲裁接收到访问不同Bank的多条请求消息时，可以并行的将请求消息分发给多个Bank，从而加速Tag的查询与Data的获取；虽然所述Multi-Bank结构的Cache Memory能够较好地避免不同Bank间的访存冲突，并在Cache命中时有效提高数据吞吐率；但是，所述Multi-Bank结构的Cache Memory是由复杂的控制电路来控制的，控制电路面积的较大，导致增大了Cache Memory的设计成本。因此，本发明实施例提供了一种高速缓冲存储器的实现方法及高速缓冲存储器，能有效平衡具有Multi-Bank结构Cache Memory的性能与成本的问题。下述结合具体实施例对本发明做进一步详细说明。
实施例一
图1为本发明实施例高速缓冲存储器的结构示意图一；如图1所示，所述高速缓冲存储器包括：第一逻辑仲裁单元11、与所述第一逻辑仲裁单元11连接的标记段存储单元12、与所述标记段存储单元12连接的第二逻辑仲裁单元13、以及与所述第二逻辑仲裁单元13连接的数据块存储单元14；所述标记段存储单元12包括N个标记段存储子单元121；所述数据块存储单元14包括N个数据块存储子单元141；其中，
所述第一逻辑仲裁单元通过第一接口与N个标记段存储子单元连接；所述第二逻辑仲裁单元通过第二接口与N个数据块存储子单元连接；
所述N为大于等于2的正整数。
上述方案中，所述高速缓冲存储器还包括：用于接收访问所述标记段存储单元的各请求消息的请求单元15、以及与所述请求单元15连接的分路单元16；所述分路单元16与所述第一逻辑仲裁单元11连接.
其中，所述分路单元16，用于将各请求消息发送至所述第一逻辑仲裁单元11。
实际应用中，所述高速缓冲存储器中请求单元的个数可以为一个、两个或两个以上；所述分路单元可以运行于分路器上；所述标记段存储单元可以通过标记段随机存储记忆体实现，所述数据块存储单元可以通过数据块随机存储记忆体实现。
图2为本发明实施例一Cache Memory的结构示意图；如图2所示，将本发明实施例高速缓冲存储器的结构应用于Cache Memory上，且所述Cache Memory的结构为组相联映射结构，所述Cache Memory具有2个请求消息的接收接口、4个Memory Bank；所述2个请求消息的接收接口分别为第一请求接收接口Interface0和第二请求接收接口Interface1；每个Memory Bank均包括一个Tag Memory Bank和一个Data Memory Bank，因此，本实施例中的所述4个Memory Bank包括4个Tag Memory Bank和4个Data Memory Bank，所述4个TagMemory Bank分别为第一标记段存储体Tag Bank0、第二标记段存储体Tag Bank1、第三标记段存储体Tag Bank2、第四标记段存储体Tag Bank3，所述4个Data Memory Bank分别为第一数据块存储体Data Bank0、第二数据块存储体Data Bank1、第三数据块存储体Data Bank2以及第四数据块存储体Data Bank3；
具体地，Interface0与Interface1分别同时接收了两笔访问Bankx与Banky的查询请求消息，分路器DEMUX根据各查询请求消息的地址的Index比特域的低2位进行译码操作，确定各查询请求消息的目的Bank；随后，所述DENUX将根据各查询请求消息确定出的不同Bank的两个Tag查询请求消息发送至同一个第一逻辑仲裁，即标记段逻辑仲裁Tag REQArbiter；所述第一逻辑仲裁根据各查询请求消息的优先级，采用Single-Port的方式，将根据各查询请求消息确定出的Tag查询请求消息均通过第一接口发送至Tag Memory Bank，即所述第一逻辑仲裁根据各查询请求消息的优先级，将根据各查询请求消息确定出的Tag查询请求消息均通过第一接口依次发送至Tag Bank0、Tag Bank1、Tag Bank2、Tag Bank3中的一个或多个；若Cache命中，即Tag查询请求消息中的请求信息与接收到所述Tag查询请求消息的Tag Memory Bank中的标记段相对应，此时，Tag Memory Bank根据接收到的Tag查询请求消息生成Data查询请求消息；各Tag Memory Bank将自身生成的各Data查询请求消息发送至第二逻辑仲裁，即数据逻辑仲裁Data REQ Arbiter，所述第二逻辑仲裁根据Data查询请求消息的优先级，采用Single-Port的方式，将各Data查询请求消息均通过第二接口依次发送至与所述Data查询请求消息相对应的Data Memory Bank，即所述第二逻辑仲裁根据各Data查询请求消息的优先级，将各Data查询请求消息均通过第二接口依次发送至DataBank0、Data Bank1、Data Bank2以及Data Bank3。
这里，由于所述第一逻辑仲裁采用单一接口Single-Port的方式，将各Tag查询请求消息均通过第一接口发送至Tag Memory Bank；而且，所述第二逻辑仲裁同样采用Single-Port的方式将接收到的各Data查询请求消息均通过第二接口发送至Data MemoryBank，如此，所述Cache Memory中仅存在一套控制逻辑仲裁，因此，使得所述Cache Memory对应的电路结构简单、面积小、功耗低。
其中，所述Bankx、Banky中的x和y表示在所述请求接收接口接收到访问请求消息时，并不知悉所述查询请求消息预查询的Bank。
本发明实施例还提供了一种高速缓冲存储器的应用方法，所述高速缓冲存储器包括：第一逻辑仲裁单元、与所述第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的第二逻辑仲裁单元、以及与所述第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；如图3所示，所述方法包括：
步骤301：所述第一逻辑仲裁单元接收X个第一请求消息，并将X个第一请求消息均通过第一接口发送至所述N个标记段存储子单元中的一个或多个；
步骤302：各标记段存储子单元确定自身接收到的第一请求消息中的请求信息与自身的标记段相对应时，根据第一请求消息生成第二请求消息，将第二请求消息发送至所述第二逻辑仲裁单元；
步骤303：所述第二逻辑仲裁单元将接收到的各第二请求消息均通过第二接口发送至所述N个数据块存储子单元中的一个或多个；
其中，所述N和X均为大于等于2的正整数。
上述方案中，所述缓冲服务器还包括：请求单元，以及与所述请求单元连接的分路单元；所述方法还包括：
请求单元接收X个原始请求消息，并将所述X个原始请求消息发送至分路单元；
所述分路单元根据所述X个原始请求消息确定出与所述X个原始请求消息对应的X个第一请求消息；其中，第一请求消息为Tag查询请求消息；
所述分路单元将所述X个第一请求消息发送至第一逻辑仲裁单元。
这里，所述第二请求消息为Data查询请求消息。
实施例二
图4为本发明实施例高速缓冲存储器的结构示意图二；如图4所示，所述高速缓冲存储器包括：N个第一逻辑仲裁单元41、与所述N个第一逻辑仲裁单元41连接的标记段存储单元42、与所述标记段存储单元42连接的N个第二逻辑仲裁单元43、以及与所述N个第二逻辑仲裁单元43连接的数据块存储单元44；所述标记段存储单元42包括N个标记段存储子单元421；所述数据块存储单元44包括N个数据块存储子单元441；其中，
所述N个第一逻辑仲裁单元分别通过N个第一接口与N个标记段存储子单元一一对应连接；所述N个第二逻辑仲裁单元分别通过N个第二接口与N个数据块存储子单元一一对应连接
所述N为大于等于2的正整数。
上述方案中，所述高速缓冲存储器还包括：用于接收访问所述标记段存储单元的各请求消息的请求单元45、以及与所述请求单元45连接的分路单元46；所述分路单元46均与所述N个第一逻辑仲裁单元41连接。
其中，所述分路单元46，用于将各请求消息发送至所述N个第一逻辑仲裁单元41中的一个或多个。
实际应用中，所述高速缓冲存储器中请求单元的个数可以为一个、两个或两个以上；所述分路单元可以运行于分路器上；所述标记段存储单元可以通过标记段随机存储记忆体实现，所述数据块存储单元可以通过数据随机存储记忆体实现。
图5本发明实施例二Cache Memory的结构示意图；如图5所示，将本发明实施例高速缓冲存储器的结构应用于Cache Memory上，且所述Cache Memory为组相联映射结构，所述Cache Memory具有2个请求消息的接收接口、4个Memory Bank；所述2个请求消息的接收接口分别为第一请求接收接口Interface0和第二请求接收接口Interface1；每个MemoryBank均包括一个Tag Memory Bank和一个Data Memory Bank，因此，本实施例中的所述4个Memory Bank包括4个Tag Memory Bank和4个Data Memory Bank，所述4个Tag Memory Bank分别为第一标记段存储体Tag Bank0、第二标记段存储体Tag Bank1、第三标记段存储体TagBank2、第四标记段存储体Tag Bank3，所述4个Data Memory Bank分别为第一数据块存储体Data Bank0、第二数据块存储体Data Bank1、第三数据块存储体Data Bank2以及第四数据块存储体Data Bank3；每个Tag Memory Bank和Data Memory Bank均有一个私有的逻辑仲裁；因此，与所述Tag Memory Bank连接的第一逻辑仲裁具有四个，而且与所述Data MemoryBank连接的第二逻辑仲裁也具有四个；具体地，所述Tag Bank0、Tag Bank1、Tag Bank2、TagBank3分别通过四个不同的第一接口与四个第一逻辑仲裁一一对应连接；所述Data Bank0、Data Bank1、Data Bank2以及Data Bank3分别通过四个不同的第二接口与四个第二逻辑仲裁一一对应连接；
具体地，Interface0与Interface1分别同时接收了两笔访问Bankx与Banky的查询请求消息，分路器DEMUX根据各查询请求消息的地址的Index比特域的低2位进行译码操作，确定各查询请求消息的目的Bank；随后，所述DENUX将根据各查询请求消息确定出的不同Bank的两个Tag查询请求消息分别发送至各第一逻辑仲裁，即标记段逻辑仲裁Tag REQArbiter；由于各第一逻辑仲裁分别通过与自身对应的第一端口与Tag Memory Bank连接，因此，各第一逻辑仲裁将接收到的Tag查询请求消息通过与自身对应的第一接口发送至与自身连接的Tag Memory Bank，若Cache命中，即Tag查询请求消息中的请求信息与接收到所述Tag查询请求消息的Tag Memory Bank中的标记段相对应，此时，Tag Memory Bank根据接收到的Tag查询请求消息生成Data查询请求消息；各Tag Memory Bank将自身生成的各Data查询请求消息发送至各第二逻辑仲裁，即数据逻辑仲裁Data REQ Arbiter；各第二逻辑仲裁将所述Data查询请求消息通过与自身对应的第二接口发送至与自身连接的Data MemoryBank；
这里，由于第一逻辑仲裁采用多个接口Multi-Port的方式，将各Tag查询请求消息分别通过与各第一逻辑仲裁对应的第一接口发送至各Tag Memory Bank；而且，第二逻辑仲裁同样采用Multi-Port的方式将接收到的各Data查询请求消息通过与各第二逻辑仲裁对应的第二接口发送至Data Memory Bank，如此，使得所述Cache Memory可以完全独立的、同时由不同的REQ Arbiter来仲裁，而彼此不受影响，从而实现了不同Bank访问请求的并行处理；而且，所述Cache Memory对应的电路的并行处理性能优、吞吐率高，如此，使得所述Cache Memory能够同时处理接收的两笔Bankx与Banky的访问请求，即同时执行Tag查询与Data获取过程。因此本实施例所述Cache Memory适用于对性能要求极为敏感的场景。
本发明实施例还提供了一种高速缓冲存储器的应用方法，应用于高速缓冲存储器；所述高速缓冲存储器包括：N个第一逻辑仲裁单元、与所述N个第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的N个第二逻辑仲裁单元、以及与所述N个第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；所述N个第一逻辑仲裁单元分别通过N个第一接口与N个标记段存储子单元连接；所述N个第二逻辑仲裁单元分别通过N个第二接口与N个数据块存储子单元连接；第一逻辑仲裁单元、第一接口以及标记段存储子单元三者一一对应；第二逻辑仲裁单元、第二接口以及数据块存储子单元三者一一对应；如图6所示，所述方法包括：
步骤601：各第一逻辑仲裁单元接收第一请求消息，并将第一请求消息通过与自身对应的第一接口发送至与自身对应的标记段存储子单元；
步骤602：各标记段存储子单元确定自身接收的第一请求消息的请求信息与自身的标记段相对应时，根据接收到的第一请求消息生成第二请求消息，并将第二请求消息发送至第二逻辑仲裁单元；
步骤603：各第二逻辑仲裁单元将接收到的第二请求消息分别通过自身对应的第二接口发送至与自身对应的数据块存储子单元；
其中，所述N和X均为大于等于2的正整数。
上述方案中，所述缓冲服务器还包括：请求单元，以及与所述请求单元连接的分路单元；所述方法还包括：
请求单元接收X个原始请求消息，并将所述X个原始请求消息发送至分路单元；
所述分路单元根据所述X个原始请求消息确定出与所述X个原始请求消息对应的X个第一请求消息；其中，第一请求消息为Tag查询请求消息；
所述分路单元将所述X个第一请求消息发送至第一逻辑仲裁单元。
这里，所述第二请求消息为Data查询请求消息。
实施例三
图7本发明实施例高速缓冲存储器的结构示意图三；如图7所示，所述高速缓冲存储器包括：第一逻辑仲裁单元71、与所述第一逻辑仲裁单元71连接的标记段存储单元72、与所述标记段存储单元72连接的N个第二逻辑仲裁单元73、以及与所述N个第二逻辑仲裁单元73连接的数据块存储单元74；所述标记段存储单元72包括N个标记段存储子单元721；所述数据块存储单元74包括N个数据块存储子单元741；其中，
所述第一逻辑仲裁单元71通过第一接口与N个标记段存储子单元721连接；所述N个第二逻辑仲裁单元73分别通过N个第二接口与N个数据块存储子单元一一对应连接；
所述N为大于等于2的正整数。
上述方案中，所述高速缓冲存储器还包括：用于接收访问所述标记段存储单元的各请求消息的请求单元75、以及与所述请求单元连接的分路单元76；所述分路单元76与所述第一逻辑仲裁单元71连接。
其中，所述分路单元76，用于将各请求消息发送至所述第一逻辑仲裁单元71。
实际应用中，所述高速缓冲存储器中请求单元的个数可以为一个、两个或两个以上；所述分路单元可以运行于分路器上；所述标记段存储单元可以通过标记段随机存储记忆体实现，所述数据块存储单元可以通过数据随机存储记忆体实现。
图8本发明实施例三Cache Memory的结构示意图；如图8所示，将本发明实施例高速缓冲存储器的结构应用于Cache Memory上，且所述Cache Memory为组相联映射结构，所述Cache Memory具有2个请求消息的接收接口、4个Memory Bank；所述2个请求消息的接收接口分别为第一请求接收接口Interface0和第二请求接收接口Interface1；每个MemoryBank均包括一个Tag Memory Bank和一个Data Memory Bank，因此，本实施例中的所述4个Memory Bank包括4个Tag Memory Bank和4个Data Memory Bank，所述4个Tag Memory Bank分别为第一标记段存储体Tag Bank0、第二标记段存储体Tag Bank1、第三标记段存储体TagBank2、第四标记段存储体Tag Bank3，所述4个Data Memory Bank分别为第一数据块存储体Data Bank0、第二数据块存储体Data Bank1、第三数据块存储体Data Bank2以及第四数据块存储体Data Bank3；所述第一逻辑仲裁采用Single-Port的方式，将第一逻辑仲裁接收到的消息均通过第一接口发送至Tag Memory Bank；而第二逻辑仲裁采用Multi-Port的方式，将各第二逻辑仲裁接收到的消息，通过与各第二逻辑仲裁对应的第二接口发送至与各第二逻辑仲裁对应的Data Memory Bank；如此，由于所述第一逻辑仲裁采用Single-Port的方式，通过第一接口与各Tag Memory Bank连接，所以，所述Cache Memory的Tag查询过程为流水线的方式；又由于第二逻辑仲裁采用Multi-Port的方式，即各第二逻辑仲裁通过与各自对应的第二接口与各Data Memory Bank一一对应连接，也就是说，第二逻辑仲裁、第二接口以及Data Memory Bank三者一一对应，所以，所述Cache Memory的Data获取过程能够并行化处理；因此，采用本发明实施例三所述的Cache Memory对应的电路面积与自身的功耗开销适中，访存性能也适中，因此，能够适用于较多的应用场景。
本发明实施例还提供了一种高速缓冲存储器的应用方法，应用于高速缓冲存储器；所述高速缓冲存储器包括：第一逻辑仲裁单元、与所述第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的N个第二逻辑仲裁单元、以及与所述N个第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；所述N个第二逻辑仲裁单元分别通过N个第二接口与N个数据块存储子单元连接；第二逻辑仲裁单元、第二接口以及数据块存储子单元三者一一对应；如图9所示，所述方法包括：
步骤901：所述第一逻辑仲裁单元接收X个第一请求消息，并将X个第一请求消息均通过第一接口发送至所述N个标记段存储子单元中的一个或多个；
步骤902：各标记段存储子单元确定自身接收到的第一请求消息中的请求信息与自身的标记段相对应时，根据第一请求消息生成第二请求消息，将第二请求消息发送至第二逻辑仲裁单元；
步骤903：各第二逻辑仲裁单元将接收到的第二请求消息分别通过自身对应的第二接口发送至与自身对应的数据块存储子单元；
其中，所述N和X均为大于等于2的正整数。
上述方案中，所述缓冲服务器还包括：请求单元，以及与所述请求单元连接的分路单元；所述方法还包括：
请求单元接收X个原始请求消息，并将所述X个原始请求消息发送至分路单元；
所述分路单元根据所述X个原始请求消息确定出与所述X个原始请求消息对应的X个第一请求消息；其中，第一请求消息为Tag查询请求消息；
所述分路单元将所述X个第一请求消息发送至第一逻辑仲裁单元。
这里，所述第二请求消息为Data查询请求消息。
实施例四
图10为本发明实施例高速缓冲存储器的结构示意图四；如图10所示，所述高速缓冲存储器包括：N个第一逻辑仲裁单元21、与所述N个第一逻辑仲裁单元21连接的标记段存储单元22、与所述标记段存储单元22连接的第二逻辑仲裁单元23、以及与所述第二逻辑仲裁单元23连接的数据块存储单元24；所述标记段存储单元22包括N个标记段存储子单元221；所述数据块存储单元24包括N个数据块存储子单元241；其中，
所述N个第一逻辑仲裁单元21分别通过N个第一接口与N个标记段存储子单元221一一对应连接；所述第二逻辑仲裁单元23通过第二接口与N个数据块存储子单元241连接；
所述N为大于等于2的正整数。
上述方案中，所述高速缓冲存储器还包括：用于接收访问所述标记段存储单元的各请求消息的请求单元25、以及与所述请求单元25连接的分路单元26；所述分路单元26均与所述N个第一逻辑仲裁单元21连接。
其中，所述分路单元26，用于将各请求消息发送至所述N个第一逻辑仲裁单元中一个或多个。
实际应用中，所述高速缓冲存储器中请求单元的个数可以为一个、两个或两个以上；所述分路单元可以运行于分路器上；所述标记段存储单元可以通过标记段随机存储记忆体实现，所述数据块存储单元可以通过数据随机存储记忆体实现。
图11为实施例四Cache Memory的结构示意图；如图11所示，将本发明实施例高速缓冲存储器的结构应用于Cache Memory上，且所述Cache Memory为组相联映射结构，所述Cache Memory具有2个请求消息的接收接口、4个Memory Bank；所述2个请求消息的接收接口分别为第一请求接收接口Interface0和第二请求接收接口Interface1；每个MemoryBank均包括一个Tag Memory Bank和一个Data Memory Bank，因此，本实施例中的所述4个Memory Bank包括4个Tag Memory Bank和4个Data Memory Bank，所述4个Tag Memory Bank分别为第一标记段存储体Tag Bank0、第二标记段存储体Tag Bank1、第三标记段存储体TagBank2、第四标记段存储体Tag Bank3，所述4个Data Memory Bank分别为第一数据块存储体Data Bank0、第二数据块存储体Data Bank1、第三数据块存储体Data Bank2以及第四数据块存储体Data Bank3；所述第二逻辑仲裁采用Single-Port的方式，将第二逻辑仲裁接收到的消息均通过第二接口发送至Data Memory Bank；而第一逻辑仲裁采用Multi-Port的方式，将各第一逻辑仲裁接收到的消息，通过与各第一逻辑仲裁对应的第一接口发送至与各第一逻辑仲裁对应的Tag Memory Bank；如此，由于所述第二逻辑仲裁采用Single-Port的方式，通过第二接口与各Tag Memory Bank连接，所以，所述Cache Memory的Data获取过程为流水线的方式；又由于第一逻辑仲裁采用Multi-Port的方式，即各第一逻辑仲裁通过与各自对应的第一接口与各Tag Memory Bank连接，也就是说，第一逻辑仲裁、第一接口以及Tag Memory Bank三者一一对应，所以，所述Cache Memory的Tag查询过程能够并行化处理；因此，采用本发明实施例四所述的Cache Memory对应的电路面积与自身的功耗开销适中，访存性能也适中，因此，能够适用于较多的应用场景。
本发明实施例还提供了一种高速缓冲存储器的实现方法，应用于高速缓冲存储器；所述高速缓冲存储器包括：N个第一逻辑仲裁单元、与所述N个第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的第二逻辑仲裁单元、以及与所述第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；所述N个第一逻辑仲裁单元分别通过N个第一接口与N个标记段存储子单元子连接；第一逻辑仲裁单元、第一接口以及标记段存储子单元三者一一对应；如图12所示，所述方法包括：
步骤131：各第一逻辑仲裁单元接收第一请求消息，并将第一请求消息通过与自身对应的第一接口发送至与自身对应的标记段存储子单元；
步骤132：各标记段存储子单元确定自身接收的第一请求消息的请求信息与自身的标记段相对应时，根据接收到的第一请求消息生成第二请求消息，并将第二请求消息发送至所述第二逻辑仲裁单元；
步骤133：所述第二逻辑仲裁单元将接收到的各第二请求消息均通过第二接口发送至与第二请求消息对应的数据块存储子单元；
其中，所述N和X均为大于等于2的正整数。
上述方案中，所述缓冲服务器还包括：请求单元，以及与所述请求单元连接的分路单元；所述方法还包括：
请求单元接收X个原始请求消息，并将所述X个原始请求消息发送至分路单元；
所述分路单元根据所述X个原始请求消息确定出与所述X个原始请求消息对应的X个第一请求消息；其中，第一请求消息为Tag查询请求消息；
所述分路单元将所述X个第一请求消息发送至第一逻辑仲裁单元。
这里，所述第二请求消息为Data查询请求消息。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。
Claims (12)
1.一种高速缓冲存储器，其特征在于，所述高速缓冲存储器包括：分路单元、第一逻辑仲裁单元、与所述第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的第二逻辑仲裁单元、以及与所述第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；其中，
所述分路单元与所述第一逻辑仲裁单元连接；所述第一逻辑仲裁单元通过第一接口与N个标记段存储子单元连接；所述第二逻辑仲裁单元通过第二接口与N个数据块存储子单元连接；
所述N为大于等于2的正整数。
2.根据权利要求1所述的高速缓冲存储器，其特征在于，所述高速缓冲存储器还包括：用于接收访问所述标记段存储单元的各请求消息的请求单元，所述请求单元与所述分路单元连接。
3.一种高速缓冲存储器，其特征在于，所述高速缓冲存储器包括：分路单元、N个第一逻辑仲裁单元、与所述N个第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的N个第二逻辑仲裁单元、以及与所述N个第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；其中，
所述分路单元均与所述N个第一逻辑仲裁单元连接；所述N个第一逻辑仲裁单元分别通过N个第一接口与N个标记段存储子单元一一对应连接；所述N个第二逻辑仲裁单元分别通过N个第二接口与N个数据块存储子单元一一对应连接；
所述N为大于等于2的正整数。
4.根据权利要求3所述的高速缓冲存储器，其特征在于，所述高速缓冲存储器还包括：用于接收访问所述标记段存储单元的各请求消息的请求单元，所述请求单元与所述分路单元连接。
5.一种高速缓冲存储器，其特征在于，所述高速缓冲存储器包括：分路单元、第一逻辑仲裁单元、与所述第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的N个第二逻辑仲裁单元、以及与所述N个第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；其中，
所述分路单元与所述第一逻辑仲裁单元连接；所述第一逻辑仲裁单元通过第一接口与N个标记段存储子单元连接；所述N个第二逻辑仲裁单元分别通过N个第二接口与N个数据块存储子单元一一对应连接；
所述N为大于等于2的正整数。
6.根据权利要求5所述的高速缓冲存储器，其特征在于，所述高速缓冲存储器还包括：用于接收访问所述标记段存储单元的各请求消息的请求单元，所述请求单元与所述分路单元连接。
7.一种高速缓冲存储器，其特征在于，所述高速缓冲存储器包括：分路单元、N个第一逻辑仲裁单元、与所述N个第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的第二逻辑仲裁单元、以及与所述第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；其中，
所述分路单元均与所述N个第一逻辑仲裁单元连接；所述N个第一逻辑仲裁单元分别通过N个第一接口与N个标记段存储子单元一一对应连接；所述第二逻辑仲裁单元通过第二接口与N个数据块存储子单元连接；
所述N为大于等于2的正整数。
8.根据权利要求7所述的高速缓冲存储器，其特征在于，所述高速缓冲存储器还包括：用于接收访问所述标记段存储单元的各请求消息的请求单元，所述请求单元与所述分路单元连接。
9.一种高速缓冲存储器的应用方法，其特征在于，所述高速缓冲存储器包括：分路单元、第一逻辑仲裁单元、与所述第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的第二逻辑仲裁单元、以及与所述第二逻辑仲裁单元连接的数据块存储单元；所述分路单元与所述第一逻辑仲裁单元连接；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；所述方法包括：
所述第一逻辑仲裁单元接收X个第一请求消息，并将X个第一请求消息均通过第一接口发送至所述N个标记段存储子单元中的一个或多个；
各标记段存储子单元确定自身接收到的第一请求消息中的请求信息与自身的标记段相对应时，根据第一请求消息生成第二请求消息，将第二请求消息发送至所述第二逻辑仲裁单元；
所述第二逻辑仲裁单元将接收到的各第二请求消息均通过第二接口发送至所述N个数据块存储子单元中的一个或多个；
其中，所述N和X均为大于等于2的正整数。
10.一种高速缓冲存储器的应用方法，其特征在于，应用于高速缓冲存储器；所述高速缓冲存储器包括：分路单元、N个第一逻辑仲裁单元、与所述N个第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的N个第二逻辑仲裁单元、以及与所述N个第二逻辑仲裁单元连接的数据块存储单元；所述分路单元均与所述N个第一逻辑仲裁单元连接；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；所述N个第一逻辑仲裁单元分别通过N个第一接口与N个标记段存储子单元连接；所述N个第二逻辑仲裁单元分别通过N个第二接口与N个数据块存储子单元连接；第一逻辑仲裁单元、第一接口以及标记段存储子单元三者一一对应；第二逻辑仲裁单元、第二接口以及数据块存储子单元三者一一对应；所述方法包括：
各第一逻辑仲裁单元接收第一请求消息，并将第一请求消息通过与自身对应的第一接口发送至与自身对应的标记段存储子单元；
各标记段存储子单元确定自身接收的第一请求消息的请求信息与自身的标记段相对应时，根据接收到的第一请求消息生成第二请求消息，并将第二请求消息发送至第二逻辑仲裁单元；
各第二逻辑仲裁单元将接收到的第二请求消息分别通过自身对应的第二接口发送至与自身对应的数据块存储子单元；
其中，所述N为大于等于2的正整数。
11.一种高速缓冲存储器的应用方法，其特征在于，应用于高速缓冲存储器；所述高速缓冲存储器包括：分路单元、第一逻辑仲裁单元、与所述第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的N个第二逻辑仲裁单元、以及与所述N个第二逻辑仲裁单元连接的数据块存储单元；所述分路单元与所述第一逻辑仲裁单元连接；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；所述N个第二逻辑仲裁单元分别通过N个第二接口与N个数据块存储子单元连接；第二逻辑仲裁单元、第二接口以及数据块存储子单元三者一一对应；所述方法包括：
所述第一逻辑仲裁单元接收X个第一请求消息，并将X个第一请求消息均通过第一接口发送至所述N个标记段存储子单元中的一个或多个；
各标记段存储子单元确定自身接收到的第一请求消息中的请求信息与自身的标记段相对应时，根据第一请求消息生成第二请求消息，将第二请求消息发送至第二逻辑仲裁单元；
各第二逻辑仲裁单元将接收到的第二请求消息分别通过自身对应的第二接口发送至与自身对应的数据块存储子单元；
其中，所述N和X均为大于等于2的正整数。
12.一种高速缓冲存储器的应用方法，其特征在于，应用于高速缓冲存储器；所述高速缓冲存储器包括：分路单元、N个第一逻辑仲裁单元、与所述N个第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的第二逻辑仲裁单元、以及与所述第二逻辑仲裁单元连接的数据块存储单元；所述分路单元均与所述N个第一逻辑仲裁单元连接；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；所述N个第一逻辑仲裁单元分别通过N个第一接口与N个标记段存储子单元子连接；第一逻辑仲裁单元、第一接口以及标记段存储子单元三者一一对应；所述方法包括：
各第一逻辑仲裁单元接收第一请求消息，并将第一请求消息通过与自身对应的第一接口发送至与自身对应的标记段存储子单元；
各标记段存储子单元确定自身接收的第一请求消息的请求信息与自身的标记段相对应时，根据接收到的第一请求消息生成第二请求消息，并将第二请求消息发送至所述第二逻辑仲裁单元；
所述第二逻辑仲裁单元将接收到的各第二请求消息均通过第二接口发送至与第二请求消息对应的数据块存储子单元；
其中，所述N为大于等于2的正整数。
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