CN102253822B - 一种模(2^n-3)乘法器 - Google Patents

一种模(2^n-3)乘法器 Download PDF

Info

Publication number
CN102253822B
CN102253822B CN 201110236592 CN201110236592A CN102253822B CN 102253822 B CN102253822 B CN 102253822B CN 201110236592 CN201110236592 CN 201110236592 CN 201110236592 A CN201110236592 A CN 201110236592A CN 102253822 B CN102253822 B CN 102253822B
Authority
CN
China
Prior art keywords
multiplier
output
input
binary adder
mould
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN 201110236592
Other languages
English (en)
Other versions
CN102253822A (zh
Inventor
李磊
周婉婷
刘辉华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN 201110236592 priority Critical patent/CN102253822B/zh
Publication of CN102253822A publication Critical patent/CN102253822A/zh
Application granted granted Critical
Publication of CN102253822B publication Critical patent/CN102253822B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Complex Calculations (AREA)

Abstract

本发明属于计算机和集成电路领域，公开了一种模(2^n-3)乘法器。具体包括：n位二进制乘法器(1)，n位CSA压缩器阵列(2)，带进位输入的n位二进制加法器(3)，2位加法器(4)，第一n位二进制加法器(5)和第二n位二进制加法器(6)。本发明的模(2n-3)乘法器采用二进制乘法的结果作为运算数P再处理，从而把传统模(2n-3)乘法器的多次修正改为一次修正，大大减少了模(2n-3)乘法器的耗费资源，并提高了其运算速度。

Description

一种模(2^n-3)乘法器
技术领域
本发明属于计算机和集成电路领域，尤其涉及一种高速乘法器的设计。
背景技术
在介绍乘法器之前，先对余数系统(RNS，Residue Number Systems)做一说明。余数系统RNS是一种通过一组两两互质余数基的余数来描述数字的数值表征系统。由{m1,m2,…,mL}组成的L个余数基，整数X，0≤X<M，其中M=m1×m2×…×mL，在RNS系统中有唯一的表示方式为X={x1,x2,…,xL}，
Figure GDA00002845989900011
其中
Figure GDA00002845989900012
表示X对于模mi的余数。在余数系统中两个操作数进行操作，操作符为Θ，可以定义为：
{z1,z2,…,zL}={x1,x2,…，xL}Θ{y1,y2,…,yL}，其中这里Θ可以是模加法，模减法或模乘法。在余数系统中这些算术运算都是并行执行的，而且处理的都是很小的余数而不是一个很大的数。
对于余数基的选择，{2n,2n-1,2n+1,2n-3,2n+3}是非常重要的运算通道，得到了广泛的应用，因为当考虑area×time2时，它们提供了最有效的电路，并且在余数系统与二进制的互转过程中也是最有效的。由此可见，对于模(2n-3)乘法器的研究是非常有意义的。
现有的模(2n-3)乘法器，一般还是采用传统的Booth编码＋Wallace（包含修正电路）＋模加法器（包含修正电路）的结构，这种模(2n-3)乘法器由于使用了多次修正，尤其是Wallace中多次的修正。具体为：现有的模(2n-3)乘法器采用Booth编码结构，会产生
Figure GDA00002845989900013
个部分积，而
Figure GDA00002845989900014
个部分积需要进行取模(2n-3)的修正处理，从而使得的部分积的数量进一步增加到
Figure GDA00002845989900015
在Wallace和模(2n-3)加法器中同样存在多次的对模(2n-3)的处理。因而现有的面向模(2n-3)乘法器耗费资源非常多，相应的也造成了运算速度非常低。
发明内容
本发明的目的是为了解决现有的面向模(2n-3)乘法器耗费资源，速度较低的问题，提出了一种模（2^n-3）乘法器。
需要说明的是，这里为了符合电子申请的要求，用“一种模（2^n-3）乘法器”来代替“一种模(2n-3)乘法器”，下文所述的模(2n-3)乘法器与模（2^n-3）乘法器含义等同。
本发明的技术方案是：一种模(2n-3)乘法器，包括：n位二进制乘法器，n位CSA(CarrySave Adder)压缩器阵列，带进位输入的n位二进制加法器，2位加法器，第一n位二进制加法器和第二n位二进制加法器，
设A和B为所述模(2n-3)乘法器的输入，共有n位，分别为[n-1:0]，Y为所述模(2n-3)乘法器的输出，共有n位，为[n-1:0]，其中A[u:v]，B[u:v]和Y[u:v]分别表示A、B和Y的第v位到第u位对应的数，具体连接关系如下：
所述n位二进制乘法器的两个输入端分别用于输入所述模(2n-3)乘法器的两个输入A和B，所述n位二进制乘法器的输出为P，其中P为2n位，为[2n-1:0]；
所述n位CSA压缩器阵列的三个输入端分别用于输入所述n位二进制乘法器的输出P的对应位数据P[n-1:0]、P[2n-1:n]和P[2n-2:n#2n-1]，其中，＃为连接符号，所述n位CSA压缩器阵列的两个输出端分别为：当前位输出L[n-1:0]，进位输出H[n-1:0]；
所述带进位输入的n位二进制加法器的两个加数输入端分别用于输入L[n-1:0]和H[n-2:0#n-1]，进位输入端用于输入H[n-1]，所述带进位输入的n位二进制加法器的输出为R[n:0]；
所述2位加法器的两个输入端分别用于输入所述二进制乘法器的输出对应位P[2n-1]和所述n位CSA压缩器阵列的进位输出对应位H[n-1]的组合P[2n-1]#H[n-1]以及所述带进位输入的n位二进制加法器的输出的对应位组合R[n]#R[n]，所述2位加法器的输出为G[2:0]；
所述第一n位二进制加法器的两个输入端口分别用于输入所述带进位输入的n位二进制加法器的R[n-1:0]和所述2位加法器的输出G[2:0]，所述第一n位二进制加法器的输出为T[n:0]；
所述第二n位二进制加法器的两个输入端口分别用于输入所述第一n位二进制加法器的输出的对应位T[n-1:0]和所述第一n位二进制加法器的输出的对应位组合T[n]#T[n]；
所述第二n位二进制加法器的输出即是所述模(2n-3)乘法器的输出Y。
本发明的有益效果：本发明的模(2n-3)乘法器采用二进制乘法的结果作为运算数P再处理，从而把传统模(2n-3)乘法器的多次修正改为一次修正，大大减少了模(2n-3)乘法器的耗费资源，并提高了其运算速度。
附图说明
图1是本发明的模(2n-3)乘法器结构示意图。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的阐述。
本发明的模(2n-3)乘法器结构如图1所示，其中，1为n位二进制乘法器，2为n位CSA（Carry Save Adder）压缩器阵列，3为带进位输入的n位二进制加法器，4为2位加法器，5为第一n位二进制加法器，6为第二n位二进制加法器，A[n-1:0]和B[n-1:0]为1的输入，P[2n-1:0]为1的输出；P[n-1:0]、P[2n-1:n]和P[2n-2:n#2n-1]为2的输入，L[n-1:0]和H[n-2:0#n-1]为2的输出；L[n-1:0]、H[n-2:0#n-1]和H[n-1]为3的输入，R[n:0]为3的输出；P[2n-1]#H[n-1]和R[n]#R[n]为4的输入，G[2:0]为4的输出；R[n-1:0]和G[2:0]为5的输入，T[n:0]为5的输出；T[n-1:0]和T[n]#T[n]为6的输入，Y[n-1:0]为6的输出。
具体连接关系可参照发明内容部分。需要说明的是：＃为连接符号，例如，在P[2n-2:n#2n-1]中，P[2n-1]这一位为最低位，而在P[2n-1:n]中，P[2n-1]这一位为最高位；在P[2n-1]#H[n-1]中，P[2n-1]为高位，H[n-1]为低位。
这里，模(2n-3)乘法器采用二进制乘法的结果作为运算数P再处理，从而把传统模(2n-3)乘法器的多次修正改为一次修正。在本发明的实施中，可以采用硬件描述语言（VHDL或Verilog）按照本发明所提出的模(2n-3)乘法器的结构设计出所需的模(2n-3)乘法器，便可进行仿真和综合。此乘法器在一个时钟周期内可以完成所需运算，简单高速高效，计算机仿真显示该乘法器相对于现有的模(2n-3)乘法器在面积和速度方面都有很大的提高。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为发明的保护范围并不局限于这样的特别陈述和实施例。凡是根据上述描述做出各种可能的等同替换或改变，均被认为属于本发明的权利要求的保护范围。

Claims (1)

1.一种模(2n-3)乘法器，包括：n位二进制乘法器，n位CSA压缩器阵列，带进位输入的n位二进制加法器，2位加法器，第一n位二进制加法器和第二n位二进制加法器，
设A和B为所述模(2n-3)乘法器的输入，共有n位，分别为[n-1:0]，Y为所述模(2n-3)乘法器的输出，共有n位，为[n-1:0]，其中A[u:v]，B[u:v]和Y[u:v]分别表示A、B和Y的第v位到第u位对应的数，具体连接关系如下：
所述n位二进制乘法器的两个输入端分别用于输入所述模(2n-3)乘法器的两个输入A和B，所述n位二进制乘法器的输出为P，其中P为2n位，为[2n-1:0]；
所述n位CSA压缩器阵列的三个输入端分别用于输入所述n位二进制乘法器的输出P的对应位数据P[n-1:0]、P[2n-1:n]和P[2n-2:n#2n-1]，其中，＃为连接符号，所述n位CSA压缩器阵列的两个输出端分别为：当前位输出L[n-1:0]，进位输出H[n-1:0]；
所述带进位输入的n位二进制加法器的两个加数输入端分别用于输入L[n-1:0]和H[n-2:0#n-1]，进位输入端用于输入H[n-1]，所述带进位输入的n位二进制加法器的输出为R[n:0]；
所述2位加法器的两个输入端分别用于输入所述二进制乘法器的输出对应位P[2n-1]和所述n位CSA压缩器阵列的进位输出对应位H[n-1]的组合P[2n-1]#H[n-1]以及所述带进位输入的n位二进制加法器的输出的对应位组合R[n]#R[n]，所述2位加法器的输出为G[2:0]；
所述第一n位二进制加法器的两个输入端口分别用于输入所述带进位输入的n位二进制加法器的R[n-1:0]和所述2位加法器的输出G[2:0]，所述第一n位二进制加法器的输出为T[n:0]；
所述第二n位二进制加法器的两个输入端口分别用于输入所述第一n位二进制加法器的输出的对应位T[n-1:0]和所述第一n位二进制加法器的输出的对应位组合T[n]#T[n]；
所述第二n位二进制加法器的输出即是所述模(2n-3)乘法器的输出Y。
CN 201110236592 2011-08-17 2011-08-17 一种模(2^n-3)乘法器 Expired - Fee Related CN102253822B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 201110236592 CN102253822B (zh) 2011-08-17 2011-08-17 一种模(2^n-3)乘法器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 201110236592 CN102253822B (zh) 2011-08-17 2011-08-17 一种模(2^n-3)乘法器

Publications (2)

Publication Number Publication Date
CN102253822A CN102253822A (zh) 2011-11-23
CN102253822B true CN102253822B (zh) 2013-07-17

Family

ID=44981105

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 201110236592 Expired - Fee Related CN102253822B (zh) 2011-08-17 2011-08-17 一种模(2^n-3)乘法器

Country Status (1)

Country Link
CN (1) CN102253822B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102929575B (zh) * 2012-10-29 2015-04-15 电子科技大学 一种模(2n+3)乘法器
CN102930097B (zh) * 2012-10-29 2014-11-05 电子科技大学 一种rns比较器
CN102955682B (zh) * 2012-11-14 2015-06-10 电子科技大学 一种模(23n-2n)乘法器
CN103577638B (zh) * 2013-10-29 2016-03-16 电子科技大学 一种模乘法器
CN103699729B (zh) * 2013-12-17 2017-01-18 电子科技大学 模乘法器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1155117A (zh) * 1996-01-19 1997-07-23 张胤微 一种高速乘法器
CN1598757A (zh) * 2004-09-02 2005-03-23 中国人民解放军国防科学技术大学 一种支持单指令多操作数的混合乘法器的设计方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1155117A (zh) * 1996-01-19 1997-07-23 张胤微 一种高速乘法器
CN1598757A (zh) * 2004-09-02 2005-03-23 中国人民解放军国防科学技术大学 一种支持单指令多操作数的混合乘法器的设计方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
余数系统模加法器与模乘法器设计;岳旸;《电子科技大学学位论文 》;20090531;全文 *
岳旸.余数系统模加法器与模乘法器设计.《电子科技大学学位论文 》.2009,全文.

Also Published As

Publication number Publication date
CN102253822A (zh) 2011-11-23

Similar Documents

Publication Publication Date Title
CN106951211B (zh) 一种可重构定浮点通用乘法器
US11853718B2 (en) Small multiplier after initial approximation for operations with increasing precision
Muralidharan et al. Area-Power Efficient Modulo $2^{n}-1$ and Modulo $2^{n}+ 1$ Multipliers for $\{2^{n}-1, 2^{n}, 2^{n}+ 1\} $ Based RNS
CN102253822B (zh) 一种模(2^n-3)乘法器
Sutikno An efficient implementation of the non restoring square root algorithm in gate level
CN109388373B (zh) 用于低功耗内核的乘除法器
CN105045560A (zh) 一种定点乘加运算方法和装置
CN101295237B (zh) 求商和余数的高速除法器
CN102184086B (zh) 一种Booth编码器及乘法器
CN104407836A (zh) 利用定点乘法器进行级联乘累加运算的装置和方法
US7958180B2 (en) Multiplier engine
CN1740962A (zh) 一种快速流水线型除法器
CN103176948A (zh) 一种低成本的单精度初等函数运算加速器
CN102929575B (zh) 一种模(2n+3)乘法器
CN103699729B (zh) 模乘法器
Mehta et al. High speed SRT divider for intelligent embedded system
CN102955682B (zh) 一种模(23n-2n)乘法器
CN205281474U (zh) 一种可配置的两级流水线六操作数快速加法器
Jaberipur Redundant number system-based arithmetic circuits
CN103577638B (zh) 一种模乘法器
Sutikno et al. Strategies for FPGA implementation of non-restoring square root algorithm
CN103324785B (zh) 一种模加法器
CN102880445B (zh) 一种模减法器
Garg et al. Design of Configurable Booth Multiplier Using Dynamic Range Detector
Sun et al. Design and Implementation of RISC-V Based Pipelined Multiplier

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130717

Termination date: 20160817