CN102929575B - 一种模(2n+3)乘法器 - Google Patents

Abstract

本发明公开了一种模乘法器，包括：n+1位二进制乘法器，n位反相器阵列，n位CSA压缩器阵列，第一n位二进制加法器，1位全加器，5位加法器，第一1位反相器，第二1位反相器，第三1位反相器，第二n位二进制加法器和第三n位二进制加法器。本发明的模(2ⁿ+3)乘法器采用二进制乘法的结果作为运算数再处理，从而把传统模(2ⁿ+3)乘法器的多次修正改为一次修正，大大减少了模(2ⁿ+3)乘法器的耗费资源，并提高了其运算速度。

Description

一种模(2n+3)乘法器

技术领域

本发明属于计算机和集成电路领域，尤其涉及一种高速乘法器的设计。

背景技术

在介绍乘法器之前，先对余数系统(RNS，Residue Number Systems)做一说明。余数系统RNS是一种通过一组两两互质余数基的余数来描述数字的数值表征系统。由{m₁,m₂,…,m_L}组成的L个余数基，整数X，0≤X<M，其中M＝m₁×m₂×…×m_L，在RNS系统中有唯一的表示方式为X＝{x₁,x₂,…,x_L}，其中表示X对于模mi的余数。在余数系统中两个操作数进行操作，操作符为Θ，可以定义为：

{z₁,z₂,…,z_L}＝{x₁,x₂,…,x_L}Θ{y₁,y₂,…,y_L}，其中这里Θ可以是模加法，模减法或模乘法。在余数系统中这些算术运算都是并行执行的，而且处理的都是很小的余数而不是一个很大的数。

对于余数基的选择，{2ⁿ,2ⁿ-1,2ⁿ+1,2ⁿ-3,2ⁿ+3}是非常重要的运算通道，得到了广泛的应用，因为当考虑area×time²时，它们提供了最有效的电路，并且在余数系统与二进制的互转过程中也是最有效的，由此可见，对于模(2ⁿ+3)乘法器的研究是非常有意义的。

现有的模(2ⁿ+3)乘法器，一般还是采用传统的Booth编码+Wallace(包含修正电路)+模加法器(包含修正电路)的结构，这种模(2ⁿ+3)乘法器由于使用了多次修正，尤其是Wallace中多次的修正。具体为：现有的模(2ⁿ+3)乘法器采用Booth编码结构，会产生个部分积，而个部分积需要进行取模(2ⁿ+3)的修正处理，从而使得的部分积的数量进一步增加，在Wallace和模(2ⁿ+3)加法器中同样存在多次的对模(2ⁿ+3)的处理。因而现有的面向模(2ⁿ+3)乘法器耗费资源非常多，相应的也造成了运算速度非常低。

发明内容

本发明的目的是为了解决现有的面向模(2ⁿ+3)乘法器耗费资源，速度较低的问题，提出了一种模乘法器。

本发明的技术方案是：一种模(2ⁿ+3)乘法器，包括：n+1位二进制乘法器，n位反相器 阵列，n位CSA(Carry Save Adder，进位存储加法器)压缩器阵列，第一n位二进制加法器，1位全加器，5位加法器，第一1位反相器，第二1位反相器，第三1位反相器，第二n位二进制加法器和第三n位二进制加法器，其中，所述n≥6；

设A和B为所述模(2ⁿ+3)乘法器的输入，共有n+1位，分别为[n:0]，Y为所述模(2ⁿ+3)乘法器的输出，共有n+1位，为[n:0]，其中，A[u:v]，B[u:v]和Y[u:v]分别表示A、B和Y的第v位到第u位对应的数，具体连接关系如下：

所述n+1位二进制乘法器的两个输入端分别用于输入所述模(2ⁿ+3)乘法器的两个输入A和B，所述n+1位二进制乘法器的输出为P，其中，P共有2n+2位，为[2n+1:0]；

所述n位反相器阵列的输入端用于输入所述n+1位二进制乘法器的输出P的对应位数据P[2n-1:n]，所述n位反相器阵列的输出为

所述n位CSA压缩器阵列的三个输入端用于输入所述n+1位二进制乘法器的输出P的对应位数据P[n-1:0]和P[2n-1]，以及所述n位反相器阵列的输出所述n位CSA压缩器阵列的两个输出端分别为：当前位输出L[n-1:0]，进位输出H[n-1:0]；所述n位CSA压缩器阵列执行的运算为：

其中#为连接符； 

所述第一1位反相器的输入端用于输入CSA压缩器阵列进位输出的对应位H[n-1]，所述第一1位反相器的输出为

所述1位全加器的输入端分别用于输入所述n+1位二进制乘法器的输出P的对应位数据P[2n-1]和P[2n+1]，以及所述第一1位反相器的输出所述1位全加器的输出为W[2:1]，其中，W[1]为当前位输出，W[2]为进位输出；

所述第一n位加法器的两个加数输入端分别用于输入CSA压缩器阵列进位输出的对应位L[n-1:0]和H[n-2:0]，以及所述第一1位反相器的输出所述第一n位二进制加法器的输出为R[n:0]；

所述第二1位反相器的输入端用于输入所述第一n位二进制加法器输出的对应位R[n]，所述第二1位反相器的输出为

所述5位加法器的输入端用于输入所述1位全加器的输出W[2:1]，所述n+1位二进制乘法器的输出P的对应位数据P[2n+1:n],以及所述第二1位反相器的输出所述5位加法器的输出为G[5:0]；所述5位加法器执行的运算为：

所述第二n位制加法器的两个加数输入端分别用于输入所述第一n位二进制加法器的输出R[n-1:0]，以及所述5位加法器的输出G[5:0]，所述第二n位二进制加法器的输出为T[n:0]；

所述第三1位反相器的输入端用于输入所述第二n位二进制加法器输出的对应位T[n]，所述第三1位反相器的输出为

所述第三n位制加法器的两个加数输入端分别用于输入所述第二n位二进制加法器的输出T[n-1:0]，以及所述第三1位反相器的输出所述第三n位二进制加法器的输出Y[n:0]即是所述模(2ⁿ+3)乘法器的输出。

本发明的有益效果：本发明的模(2ⁿ+3)乘法器采用二进制乘法的结果P作为运算数再处理，从而把传统模(2ⁿ+3)乘法器的多次修正改为一次修正，大大减少了模(2ⁿ+3)乘法器的耗费资源，并提高了其运算速度。

附图说明

图1是本发明的模(2ⁿ+3)乘法器结构示意图。

具体实施方式

下面结合附图和具体的实施例对本发明作进一步的阐述。

本发明的模(2ⁿ+3)乘法器结构如图1所示，其中，n≥6，1为n+1位二进制乘法器，2为n位反相器阵列，3为n位CSA压缩器阵列，4为第一1位反相器，5为第一n位二进制加法器，6为1位全加器，7为第二1位反相器，8为5位加法器，9为第二n位二进制加法器，10为第三1位反相器，11为第三n位二进制加法器，A[n:0]和B[n:0]为n+1位二进制乘法器1的输入，P[2n+1:0]为n+1位二进制乘法器1的输出；P[2n-1:n]为n位反相器阵列2的输入，为n位反相器阵列2的输出； 和P[n-1:0]为n位CSA压缩器阵列3的输入，L[n-1:0]和H[n-1:0]为n位CSA压缩器阵列3的输出；H[n-1]为1位反相器4的输入，为1位反相器4的输出；L[n-1:0]和为n位二进制加法器5的输入，R[n:0]为n位二进制加法器5的输出；P[2n-1]，P[2n+1]，和为1位全加器6的输入，W[2:1]为1位全加器6的输出；R[n]为1位反相器7的输入，为1位反相器7的输出；W[2:1]，P[2n+1:n]和为5位加法器8的输入，G[5:0]为5位加法器8的输出；R[n-1:0]和G[5:0]为n位二进制加法器9的输入，T[n:0]为n位二进制加法器9的输出；T[n]为1位反相器10的输入，为1位反相器10的输出；T[n-1:0]和为n位二进制加法器11的输入，Y[n:0]为n位二进制加法器11的输出，即是所述模(2ⁿ+3)乘法器的输出。

具体连接关系可参照发明内容部分。需要说明的是：#为连接符号，例如，在 中，P[2n-1]这一位为最低位，而在中，这一位为最高位，P[n]这一位为最低位。

这里，模(2ⁿ+3)乘法器，采用二进制乘法的结果作为运算数P再处理，从而把传统模(2ⁿ+3)乘法器的多次修正改为一次修正。在本发明的实施中，可以采用硬件描述语言(VHDL或Verilog)按照本发明所提出的模(2ⁿ+3)乘法器的结构设计出所需的模(2ⁿ+3)乘法器，便可进行仿真和综合。此乘法器在一个时钟周期内可以完成所需运算，简单高速高效，计算机仿真显示该乘法器相对于现有的模(2ⁿ+3)乘法器在面积和速度方面都有很大的提高。

本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为发明的保护范围并不局限于这样的特别陈述和实施例。凡是根据上述描述做出各种可能的等同替换或改变，均被认为属于本发明的权利要求的保护范围。

Claims (1)

1.一种模(2ⁿ+3)乘法器，包括：n+1位二进制乘法器，n位反相器阵列，n位CSA(CarrySave Adder)压缩器阵列，第一n位二进制加法器，1位全加器，5位加法器，第一1位反相器，第二1位反相器，第三1位反相器，第二n位二进制加法器和第三n位二进制加法器，其中，所述n≥6；

设A和B为所述模(2ⁿ+3)乘法器的输入，共有n+1位，分别为[n:0]，Y为所述模(2ⁿ+3)乘法器的输出，共有n+1位，为[n:0]，其中，A[u:v]，B[u:v]和Y[u:v]分别表示A、B和Y的第v位到第u位对应的数，具体连接关系如下：

所述n+1位二进制乘法器的两个输入端分别用于输入所述模(2ⁿ+3)乘法器的两个输入A和B，所述n+1位二进制乘法器的输出为P，其中，P共有2n+2位，为[2n+1:0]；

所述n位反相器阵列的输入端用于输入所述n+1位二进制乘法器的输出P的对应位数据P[2n-1:n]，所述n位反相器阵列的输出为

所述n位CSA压缩器阵列的三个输入端用于输入所述n+1位二进制乘法器的输出P的对应位数据P[n-1:0]和P[2n-1]，以及所述n位反相器阵列的输出所述n位CSA压缩器阵列的两个输出端分别为：当前位输出L[n-1:0]，进位输出H[n-1:0]；所述n位CSA压缩器阵列执行的运算为：

$\stackrel{\&OverBar;}{P}[2n-2:n]\#P[2n-1]+\stackrel{\&OverBar;}{P}[2n-1:n]+P[n-1:0]\stackrel{\mathrm{CSA}}{\&RightArrow;}L[n-1:0]+2H[n-1:0],$ 其中#为连接符；

所述第一1位反相器的输入端用于输入CSA压缩器阵列进位输出的对应位H[n-1]，所述第一1位反相器的输出为

所述1位全加器的输入端分别用于输入所述n+1位二进制乘法器的输出P的对应位数据P[2n-1]和P[2n+1]，以及所述第一1位反相器的输出所述1位全加器的输出为W[2:1]，其中，W[1]为当前位输出，W[2]为进位输出；

所述第一n位加法器的两个加数输入端分别用于输入CSA压缩器阵列进位输出的对应位L[n-1:0]和H[n-2:0]，以及所述第一1位反相器的输出所述第一n位二进制加法器的输出为R[n:0]；

所述第二1位反相器的输入端用于输入所述第一n位二进制加法器输出的对应位R[n]，所述第二1位反相器的输出为

所述5位加法器的输入端用于输入所述1位全加器的输出W[2:1]，所述n+1位二进制乘法器的输出P的对应位数据P[2n+1:n],以及所述第二1位反相器的输出所述5位加法器的输出为G[5:0]；所述5位加法器执行的运算为：

所述第二n位制加法器的两个加数输入端分别用于输入所述第一n位二进制加法器的输出R[n-1:0]，以及所述5位加法器的输出G[5:0]，所述第二n位二进制加法器的输出为T[n:0]；

所述第三1位反相器的输入端用于输入所述第二n位二进制加法器输出的对应位T[n]，所述第三1位反相器的输出为

所述第三n位制加法器的两个加数输入端分别用于输入所述第二n位二进制加法器的输出T[n-1:0]，以及所述第三1位反相器的输出所述第三n位二进制加法器的输出Y[n:0]即是所述模(2ⁿ+3)乘法器的输出。