JPS63142752A - 交換ネツトワ−ク動作確認装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［８Ｉ要］ 本発明は、電子交換システムにおいて、中央制御装置か
ら交換ネットワークへデータを書き込む際に、受信オー
ダーのアンサ−として交換ネットワークがその解析結果
を返送するようにし、オーダーに対する交換ネットワー
クの動作の正常性を確認できるようにしたものである。

〔産業上の利用分野〕

本発明は、電子交換システムにおける交換ネットワーク
と中央制御装置間のデータの授受に関し、特に中央制ｔ
ｉｌ＋装置と交換ネットワーク間のデータ伝送のうち、
中央制御装置が交換ネットワークへ書き込みを行う場合
の動作に係り、交換ネットワークが書き込みオーダーを
解析し、ブライマリイ・タイム・スイッチ・コントロー
ラ（ｐ　ｒｉｍａｒｙＴｉｍｅ　５ｗ１ｔｃｈ　Ｃｏｎ
ｔｒｏｌｌｅｒ　：　ＰＴＣと略す）やセコンダリイ・
タイム・スイッチ・コントローラ（３ｅｃｏｎｄａｒｙ
　　Ｔ　ｉｍｅ　３ｗ１ｔｃｈ　Ｃｏｎｔｒｏｌｌｅｒ
　：　ＳＴＣと略す）等のセレクト信号を作成した時、
それらの信０の作成状況を中央制御装置へ返送するよう
にし、中央制御装置は送出オーダーとこの返送されたオ
ーダーとの対応をすることによって交換ネットワークの
ｎぎ込み動作の正常性を確認するものである。

［従来の伎術］ 従来の電子交換システムにおいては、交換ネットワーク
は中央制御装置からの信号、例えば３２ビツトのデータ
とパリティ用の２ビツトのデータでなる書き込みデータ
を受信し、その内の４ビツト・でなるオーダーの意味、
即ち交換ネットワークのどのメモリへのアクセスなのか
、或いはメンテナンス・シグナル・デイストビュート（
ＭＳＤ）信号又はメンテナンス・スキャン（ＭＳＣＮ）
信号なのかをその４ビット信号をデコーダでデコードし
た結果から判断し、そのデコード結果は各メモリへのセ
レクト信号として出力している。交換ネットワークは、
デコーダ出力を１／Ｎチエツカーでチェックしてエラー
を検出し、エラー即ちデコーダの動作異常が検出された
時には正規の処理を行わず、中央制御装置へのＡＳＷ　
（ａｓ　ｓｅｅｍｓ　ｗｅｌｆ　）信号を止めて異常を
通知する。

又、ＭＳＤ及びＭＳＣＮについては、前記４ビ、ットの
他に３ビツトでなる列番号（ＲＯＷ　　Ｎｏ、）を利用
し、このデータもセレクト信号と同様にデコード及び１
／Ｎチエツカーを行うようになっている。

交換ネットワークへの書き込みは、その動作が交換機内
のバスの接続であり、又、交換ネットワークへ接続され
る端末への信号の送出であり、非常に重要な意味を持つ
。

［発明が解決しようとする問題点］ このような従来の方式では、１／Ｎチエツカーで異常を
検出できない限り、例えばＰＴＣへ書き込んだつもりが
デコーダの障害でＳＴＣへ書き込まれたとしてもその異
常が判別されず、異常であるにも拘らずそのまま正常と
して次の処理を実行してしまうという問題があった。

本発明は、このような点に鑑みてなされたもので、上記
のような回路障害の早期発見を可能とするために、その
オーダーによって出力されたセレクト信号及びＭＳＤの
列信号をＡＳＷと共に中央制御装置へ返送し、中央制御
装置はＡＳＷ信号のみならずその返送データと送出デー
タとの対応をとり、処理の続行の判断を行い得るように
した交換ネットワーク動作確認装置を提供することにあ
る。

［問題点を解決するための手段］ 第１図は本発明の交換ネットワーク動作確認装置の原理
ブロック図である。図において、１は中央制御装置、２
はデータ返送用のバス、１００゜２００はそれぞれ交換
ネットワークである。交換ネットワークは複数個並列に
バスに接続されるが、図では代表して２個の交換ネット
ワークを示しである。

各交換ネットワークは同一の構成となっている。

交換ネットワーク１００において、１１０は異常検出回
路、１５０はデータ送出回路、１６０はＡＳＷ送出回路
である。

異常検出回路１１０は、中央制御装置１から与えられる
オーダーをデコードしセレクト信号と列信号を作成する
と共にそれらの信号のエラーを検出し、オーダーに対す
る交換ネットワークの動作の正常性を確認するもので、
その結果は受信オーダーのアンサ−としてＡＳＷ送出回
路１６０を経由して中央制御装置１に返送される。

一方、データ送出回路１５０は、書き込み時には前記セ
レクト信号と列信号のデータを、又、読み込み時には読
み込みデータをそれぞれ中央制御装′ａ１へ返送するこ
とができる。

中央制御装＠１は、送出したオーダーと、前記データ送
出回路１５０及びＡＳＷ送出回路１６０からの返送デー
タとの対応をチェックすることができるようになってい
る。

［作用］ 本発明では、中央制御装置１から交換ネットワークへの
書き込み時、交換ネットワークにおいては、異常検出回
路１１０により中央制御装置から送られたオーダーをデ
コードしてセレクト信号及びＭＳＤの列信号を生成し、
作成されたセレクト信号及び列信号のエラー検出を行い
、このエラー検出結果をアンサ−としてＡＳＷ送出回路
より中央′＃１１１１１１装置１に返送すると共にセレ
クト信号及び列信号をデータ送出回路１　’５０経由で
中央制御装置１に返送する。

中央制御装置１においては、送出データと、ＡＳＷ信号
及び返送データとの対応をとり、処理の続行の決断を行
う。

このようにすることにより、中央制御装置においてＡ゛
−ダーに対する交換ネットワークの動作の正常性を確認
することができる。

［実施例１ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明に係る交換ネットワーク内に設けられた
インターフェイス部回路の一実施例を示す構成図である
。図中、第１図と同等部分には同一符号を付す。１１１
は中央制御装置１からのデータをラッチするラッチ、１
１２はラッチ１１１より出力されるネームコード信号を
デコードするセレクト信号用デコーダ、１１３はラッチ
１１１より出力される列信号をデコードする列信号用デ
コーダ、１１４はセレクト信号の異常を検出するための
１／Ｎチエツカー、１１５は列信号の異常を検出するた
めの１／Ｎチエツカー、１１６は１／Ｎチェッカー１１
４，１１５の出力を受けるオフ（ＯＲ）／７’−ト、１
１７乃至１１８はラッチ１１２からのセレクト信号を前
記オアゲート１１６の出力状態に対応してゲートするゲ
ートである。

このゲートは９本のセレクト信号にそれぞれ設けられる
。但し、図では代表として２個（ゲート１１７．１１８
）だけが示されている。

１１っけセレクト信号をラッチするセレクト信号用ラッ
チ、１２０は列信号をラッチする列信号用ラッチである
。尚、セレクト信号用ランチ１１９は９本のセレクト信
号を個別にラッチする９ビツトのラッチであり、列信号
用ランチ１２０は７本の列信号を個別にラッチする７ビ
ツトのラッチである。

１２１．１２２は交換ネットワーク内の各メモリ及びＭ
ＳＣＮ　（何れも図示せず）より取り出したデータを反
転してラッチ１２３に与えるためのインバータである。

このデータは１６ピツトで構成されたものであり、それ
ぞれインバータを介してラッチ１２３に入力されるが、
図では代表して２つのインバータを示している。

ラッチ１１９，１２０の出力と、ラッチ１２３の出力は
それぞれオアゲートに入力される。図ではＡアゲート１
２４．１２５で代表的に示されている。オアゲート１２
４．１２５の出力はデータ送出回路１５０に導かれてい
る。

データ送出回路１５０は中央制御装置１ヘデータを送出
するためのクロック、即ち中央制御装置送出クロックＣ
ＬＫにより入力データをラッチして出力する。

又、ＡＳＷ送出回路１６０はゲート１１６の出力、即ら
１／Ｎチエツカーの出力をＡＳＷ送出クロりクＣＬＯＣ
Ｋに同期してラッチし送出する。

このような構成における動作を次に説明する。

中央制御装置１からの３２ビツトのオーダーは１６ビツ
トの２度送りで行われる。その内容は、メインネームコ
ード（ＭＮＣ）、ネームコード（ＮＣ）、メモリアドレ
ス、データ等によって構成されている。交換ネットワー
クは中央制御装置からの１６ビツト２度送りのデータを
データに同期した中央制御１１装置よりのクロックによ
り３２ビットに固き直した形でラッチ１１１にラッチす
る。この３２ビツトの内４ビットがネームコードであり
、別の３ビツトが列信号であり、それらはデコーダ１１
２．１１３にそれぞれ入力される。

デコーダ１１２では、４ビツトのデータに従って、ＰＴ
Ｃ，ＳＴＣ，Ｒ８Ｍ、ＳＳＭ、ＳＷＣ。

ＰＡＤＣ，ＭＳＤ、ＭＳＣＮ、ＭＳＤ−Ｒｅｓｅｔの９
本のセレクト信号を個別に作成する。又、デコーダ１１
３では、３ビツトにより０列から６列までの７種の列信
号を作成する。尚、列信号用デコーダ１１３は、ＭＳＣ
Ｎ及びＭＳＤ時のみ動作する。

デコーダ１１２の出力によりＰＴＣ乃至ＭＳＤＲｅｓａ
ｔの内の何れか一つが選択され、対応するメモリへの書
き込み（Ｗｒｉｔｅ）或いは読み出しくＲｅａｄ）が行
われる。

上記セレクト信号及び列信号はそれぞれ１／Ｎチェッカ
ー１１４．１１５へ入力され、従来と同様に１／Ｎエラ
ーの検出が行われる。エラーが検出されると１．へＳＷ
倍信号無効とする信号としてＡＳＷ送出回路１６ｏより
送出される。同時にゲート１１７，１１８ではゲート１
１６の出力によりセレクト信号が禁止され、誤動作を未
然に防止するようになっている。

一方、デコーダ１１２．１１３の出力はラッチ１１９．
１２０にそのままラッチされ（但しＷｒ−ｉｔｅオーダ
ーの時のみ）、ゲート１２４．１２５を介してラッチ１
５０に入力される。このデコーダ出力は中央制御装置送
出クロックＣＬＫによりトリガされて送出され、中央制
御装置１に返送される。

他方、Ｒｅａｄ時には、各メモリからのデータがラッチ
１２３にラッチされ、ゲート１２４．１２５を介してラ
ッチ１５０にラッチされ中央制御装置送出クロックＣＬ
Ｋにより同様に中央制御装置１に返送される。

中央制御ｌ装置１で返送データを受信する場合、Ｒｅａ
ｄ時にはＲｅａｄデータが、又、Ｗｒｉｔｅ時にはセレ
クト信号と列信号の作成状況を示すデータが受信できる
。従って、中央制御ｌ装置ではＷｒｉｔｅ時に、返送さ
れたデータと送信したオーダーとの対応をチェックし、
正常なセレクト信号及び列信号が作成されているかどう
かを直ちに判断することができる。

［発明の効果］ 以上詳細に示したように、本発明によれば、中央制御装
置はＷｒｉｔｅオーダーを送出するごとに交換ネットワ
ークでの回路の動作異常の有無をチェックすることがで
き、処理の続行の判断を行い得るようにした交換ネット
ワーク動作確認装置を実現することができる。

【図面の簡単な説明】

第１図は本発明の交換ネットワーク動作確認方式に係る
システムの原理ブロック図、第２図は本発明に係る交換
ネットワーク内に設けられたインターフェイス部回路の
一実施例を示す構成図である。 第１図、第２図において、 １は中央制御装置、 ２はデータ伝送用のバス、 １００．２００は交換ネットワーク、 １１０．２１０は異常検出回路、 １５０．２５０はデータ送出回路、 １６０．２６０はＡＳＷ送出口路、 １１１．１２３はラッチ、 １１２はセレクト信号用デコーダ、 １１３は列信号用デコーダ、 １１４．１１５は１／Ｎチエツカー、 １１６はオアゲート、 １１７．１１８，１２４．１２５はゲート、１１９はセ
レクト信号用ランチ、 １２０は列信号用ラッチ、 １２１．１２２はインバータ、

Claims (1)

1. 【特許請求の範囲】 複数個の交換ネットワーク（１００）、（２００）をバ
   ス（２）を介して中央制御装置（１）に並列に接続して
   なる電子交換システムにおいて、各交換ネットワーク（
   １００）、（２００）は、前記中央制御装置（１）から
   与えられるオーダーをデコードしセレクト信号と列信号
   を作成すると共にそれらの信号のエラーを検出し、オー
   ダーに対する交換ネットワークの動作の正常性を確認す
   る異常検出回路（１１０）、（２１０）と、書き込み時
   には前記セレクト信号と列信号のデータを、又、読み込
   み時には読み込みデータをそれぞれ中央制御装置（１）
   へ返送するデータ送出回路（１５０）、（２５０）と、 前記異常検出回路（１１０）、（２１０）の確認結果を
   アンサーとして前記中央制御装置（１）へ返送するＡＳ
   Ｗ送出回路（１６０）、（２６０）と を具備し、 前記中央制御装置（１）は、送出したオーダーと、前記
   データ送出回路（１５０）、（２５０）及びＡＳＷ送出
   回路（１６０）、（２６０）からの返送データとの対応
   をチェックすることができるように構成された ことを特徴とする交換ネットワーク動作確認装置。