JPH06149605A - フォールトトレラントコンピュータシステム - Google Patents

フォールトトレラントコンピュータシステム

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JPH06149605A
JPH06149605A JP4296942A JP29694292A JPH06149605A JP H06149605 A JPH06149605 A JP H06149605A JP 4296942 A JP4296942 A JP 4296942A JP 29694292 A JP29694292 A JP 29694292A JP H06149605 A JPH06149605 A JP H06149605A
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誠 大塚
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Abstract

(57)【要約】 【目的】 システム信頼性を高くするとともにシステム
拡張性を高くする。 【構成】 ＣＰＵモジュール７１乃至７４が外部出力線
７５に接続されるとともに互いにリニアアレイ状に接続
されており、各ＣＰＵモジュールでは自ＣＰＵモジュー
ルにおける出力結果と外部出力線上の出力結果とを比較
する。各ＣＰＵモジュールでは自ＣＰＵモジュールにお
ける比較結果と隣接ＣＰＵモジュールにおける比較結果
とによって自ＣＰＵモジュールに異常があるか否かを判
定して異常がある場合には自ＣＰＵモジュールをシステ
ムから切り離す。このようにして、各ＣＰＵモジュール
において正常／異常を判定してシステムから切り離すよ
うにしたから、システム信頼性及びシステム拡張性を高
くすることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータシステムに
関し、特に、高信頼性が要求されるコンピュータシステ
ムに関する。
【０００２】
【従来の技術】一般に、コンピュータシステムには複数
のコンピュータを備えるコンピュータシステムが知られ
ており、この種のコンピュータシステムではシステム内
部の故障をマスク（故障を外部に現さない）することが
必要となるばかりでなくシステムから故障を隔離する必
要がある。そして、従来、コンピュータシステムにおけ
る故障検出方法として、例えば、特開昭６１−２８３９
５４号公報に記載された検出方法が知られている。この
ような故障検出隔離機能を備えたコンピュータシステム
は一般にフォールトトレラントコンピュータシステムと
呼ばれており、一般に故障検出隔離の際には所謂動的冗
長方式が用いられている。
【０００３】上記の動的冗長方式にはハイブリッド冗長
方式、セルフパージング冗長方式、及びシフトアウト冗
長方式の３方式がある。
【０００４】ここで、図３を参照して、まずハイブリッ
ド冗長方式について説明すると、この方式は静的冗長方
式と待機冗長方式とを組み合わせた方式であり、一般
に、ＴＭＲ（Ｔｒｉｐｌｅ Ｍｏｄｕｌａｒ Ｒｅｄｕ
ｎｄａｎｃｙ）システムと複数の予備ＣＰＵモジュール
とを備えている。図示の例では、３個の稼働ＣＰＵモジ
ュール１１乃至１３によってＴＭＲが構成され、他に複
数の予備ＣＰＵモジュール２１乃至２Ｎを備えている。
これら稼働ＣＰＵモジュール１１乃至１３と予備ＣＰＵ
モジュール２１乃至２Ｎは切換回路３１を介して多数決
回路３２に接続されるとともに不一致検出回路３３に接
続されている。多数決回路３２では稼働ＣＰＵ１１乃至
１３からの出力を得て、多数決判定によって過半数を得
た稼働ＣＰＵ出力を出力する（ここでは、この出力を最
終出力と呼ぶ）。
【０００５】上記の最終出力は不一致検出回路３３にも
与えられ、不一致検出回路３３では最終出力と各稼働Ｃ
ＰＵモジュール出力とを比較して一致／不一致を検出す
る。そして、不一致と判定した稼働ＣＰＵモジュール出
力に対応する稼働ＣＰＵモジュールを故障状態であると
する。そして、稼働ＣＰＵモジュールに故障が発生した
際には、不一致検出回路３３は切換回路３１を制御して
故障ＣＰＵモジュールを切り離し、予備ＣＰＵモジュー
ル２１乃至２Ｎのうちの一つと置き換える。
【０００６】図４を参照して、セルフパージング方式に
ついて説明すると、この方式では稼働ＣＰＵモジュール
と予備ＣＰＵモジュールとに分割せず、全てのＣＰＵモ
ジュールを稼働ＣＰＵモジュールとして故障ＣＰＵモジ
ュールは自らを論理的にシステムから切り離す。つま
り、複数のＣＰＵモジュール４１乃至４Ｎが稼働ＣＰＵ
モジュールとされ、これらＣＰＵモジュール４１乃至４
Ｎはスイッチ（ＳＷ）５１乃至５Ｎを介して多数決機構
（閾値素子Ｖ）６０に接続されている。そして、各スイ
ッチ５１乃至５Ｎによって多数決結果と各ＣＰＵモジュ
ール出力との間に不一致が検出されると、不一致を検出
したスイッチは故障ＣＰＵモジュールを論理的に切り離
す。
【０００７】図５を参照して、シフトアウト冗長方式に
ついて説明すると、この方式では数決回路を必要とせ
ず、複数のＣＰＵモジュール４１乃至４Ｎからの出力を
マルチプレクサ６１で選択する。つまり、Ｎ個のＣＰＵ
モジュール４１乃至４Ｎからの出力を比較回路６２に与
え、比較回路６２で２個の全ての組み合わせ毎にこれら
出力の比較を行い、これら比較結果（即ち、一致／不一
致結果）を検出回路６３に与える。検出回路６３ではＮ
（Ｎ−１）／２個の一致／不一致信号に基づいて故障Ｃ
ＰＵモジュールを検出して検出信号Ｆ１乃至ＦＮとして
マルチプレクサ６１に与える。そして、マルチプレクサ
６１では検出信号Ｆ１乃至ＦＮに基づいて故障ＣＰＵモ
ジュールを選択しないようにする。
【０００８】
【発明が解決しようとする課題】ところで、従来のフォ
ールトトレラントコンピュータシステムでは上述の故障
検出隔離機能の内いずれかを用いているが、ハイブリッ
ド冗長方式及びセルフパージング方式では多数決回路に
故障が発生した際には重大なシステム障害が発生し、一
方、シフトアウト冗長方式ではマルチプレクサの故障が
システム全体に重大な障害を発生させるという問題点が
あり、その結果、システムの信頼度が低下してしまう。
【０００９】加えて、ハイブリッド冗長方式における不
一致検出回路及び切換回路、シフトアウト冗長方式にお
ける比較回路及び検出回路はＣＰＵモジュールに対して
共通外部回路となり、構成ＣＰＵモジュールの増加につ
れて、つまり、回路規模の拡大に伴って共通外部回路を
改造しなければならず、システム冗長の度合における拡
張性が極めて悪くなってしまう。
【００１０】本発明の目的はシステム信頼性が高くしか
もシステム拡張性のよいフォールトトレラントコンピュ
ータシステムを提供することにある。
【００１１】
【課題を解決するための手段】本発明によれば、少なく
とも３個のＣＰＵモジュールを備え、各ＣＰＵモジュー
ルにはマイクロプロセッサが備えられるとともに各ＣＰ
Ｕモジュールは外部出力線に接続されており、各ＣＰＵ
モジュールには自ＣＰＵモジュール内の前記マイクロプ
ロセッサからの出力内容と前記外部出力線上の出力とを
比較して一致するか否かの比較結果を出力する比較回路
と、自ＣＰＵモジュールにおける比較結果と自ＣＰＵモ
ジュールに隣接するＣＰＵモジュールにおける比較結果
とを選択的に隣接ＣＰＵモジュールに伝達比較結果とし
て伝える選択手段と、前記自ＣＰＵモジュールにおける
比較結果と前記伝達比較結果とに基づいて自モジュール
が正常であるか否かを判断して判定信号を出力する検出
回路と、該判定信号によって異常であると知ると前記選
択手段を制御して前記伝達比較結果を前記隣接ＣＰＵモ
ジュールに伝達して自ＣＰＵモジュールを切り離す処理
回路とが備えられていることを特徴とするフォールトト
レラントコンピュータシステムが得られる。
【００１２】さらに、ＣＰＵモジュールには前記マイク
ロプロセッサからの出力内容を前記外部出力線に出力す
ることを許可する許可禁止手段が備えられており、前記
ＣＰＵモジュールの内一つはマスタＣＰＵモジュールと
して用いられ、該マスタＣＰＵモジュールのみが前記許
可禁止手段によって前記マイクロプロセッサからの出力
内容を前記外部出力線へ出力することが許可される。こ
の際、マスタＣＰＵモジュールに異常が検出されると、
前記処理回路は隣接ＣＰＵモジュールの一つに対してマ
スタ移行出力信号を送出し、前記隣接ＣＰＵモジュール
における前記処理回路では前記マスタ移行出力信号に応
答して前記許可禁止手段によって前記マイクロプロセッ
サからの出力内容を前記外部出力線へ出力することを許
可して、前マスタＣＰＵモジュールをシステムから切り
離すとともに隣接ＣＰＵモジュールをマスタＣＰＵモジ
ュールとする。
【００１３】
【実施例】以下本発明について実施例によって説明す
る。
【００１４】図１を参照して、本発明によるフォールト
トレラントコンピュータシステムでは同一構成のＣＰＵ
モジュール７１乃至７４を備えており、各ＣＰＵモジュ
ール７１乃至７４は外部入出力線７５に接続されるとと
もにクロック発生器７６に接続されている。さらに、Ｃ
ＰＵモジュール７１乃至７４は図示のようにリング状に
互いに接続されている。
【００１５】ここで、図２も参照して、ＣＰＵモジュー
ル７１は処理回路７７、スイッチ７８及び７９、ＣＰＵ
（マイクロプロセッサ）８０、検出回路８１、バッファ
８２、及び比較回路８３を備えている。ＣＰＵモジュー
ル７２乃至７４もＣＰＵモジュール７１と構成要素を備
えており、ここでは各ＣＰＵモジュール７１乃至７４に
おける構成要素を同一の参照番号を用いて説明する。
【００１６】各ＣＰＵモジュール７１乃至７４ではバッ
ファ８２が入出力線８４を介して外部入出力線７５に接
続されており、さらに、比較回路８３が入力線８５を介
して外部入出力線７５に接続されている。この比較回路
８３は入出力線８６によってＣＰＵ８０に接続されてお
り、比較回路８３はＣＰＵ８０からの出力と外部入出力
線７５上の内容（データ）とを比較する。
【００１７】ＣＰＵモジュール７１乃至７４はクロック
発生器７６からクロックによって同期状態で動作し、外
部入出力線７５に対する出力権はＣＰＵモジュール７１
乃至７４のうち一つに与えられる（以下出力権を有する
ＣＰＵモジュールをマスタＣＰＵモジュールと呼び、そ
れ以外のＣＰＵモジュールをチェッカＣＰＵモジュール
と呼ぶ）。図１においてはＣＰＵモジュール７１がマス
タＣＰＵモジュールであり、ＣＰＵモジュール７２乃至
７４はチェッカＣＰＵモジュールである。そして、チェ
ッカＣＰＵモジュールにおいてはバッファ８２によって
外部入出力線７５への出力が断とされている関係上図１
において入出力線８４が破線で示されている。
【００１８】各ＣＰＵモジュール７１乃至７４は一致／
不一致信号線８７及び８８を介してリニアアレイ状に接
続されて異常検出ネットワークを構成しており、各ＣＰ
Ｕモジュールにおいて検出回路８１には一致／不一致信
号線８９を介して比較回路８３が接続されるとともに両
隣に位置するＣＰＵモジュールから一致／不一致信号線
８７によって一致／不一致信号が与えられる。そして、
検出回路８１では２つの一致／不一致信号及び比較回路
８３からの一致／不一致信号に基づいて自ＣＰＵモジュ
ールが正常か否かを判断する。
【００１９】検出回路８１で異常と判断されると、つま
り、検出回路８１から異常信号が処理回路７７に与えら
れると、処理回路７７では自ＣＰＵモジュールをネット
ワークから論理的に切り離して必要に応じてマスタＣＰ
Ｕの継承制御を行う。そして、自ＣＰＵモジュールが異
常となると、スイッチ７８及び７９では処理回路７７の
制御に基づいて比較回路８３からの一致／不一致信号と
隣接ＣＰＵモジュールからの一致／不一致信号とを切り
換える。つまり、自ＣＰＵモジュールが異常となると、
隣接ＣＰＵモジュールからの一致／不一致信号が一致／
不一致信号線８８に乗せられることになる。
【００２０】ここで、図１及び図２を参照して、本発明
によるフォールトトレラントコンピュータシステムにつ
いて詳説する。
【００２１】各ＣＰＵモジュール７１乃至７４ではＣＰ
Ｕ８６からの出力と外部入出力線７５上の出力（デー
タ）とを比較して比較結果を一致／不一致信号として出
力としている。通常状態（正常状態）においてはスイッ
チ７８及び７９によって比較回路８３からの一致／不一
致信号が一致／不一致信号線８８に乗せられる。従っ
て、各ＣＰＵモジュール７１乃至７４において、検出回
路８１には自ＣＰＵモジュールにおける一致／不一致信
号と隣接ＣＰＵモジュールからの一致／不一致信号が取
り込まれることになる。そして、検出回路８１ではこれ
ら一致／不一致信号によって自ＣＰＵモジュールの正常
／異常を判定する。検出回路８１における判定結果が異
常であると、処理回路７７ではコントロール信号線９０
を介してコントロール信号をスイッチ７８及び７９に与
える。これによって、スイッチ７８及び７９では一致／
不一致信号線８７と一致／不一致信号線８８とを接続す
る。つまり、異常ＣＰＵモジュールをバイパスして隣接
ＣＰＵモジュール同士が一致／不一致信号線８７及び８
８を介して接続されることになる。このようにして、異
常ＣＰＵモジュールがシステムから隔離され、４個のＣ
ＰＵモジュールから構成されていたシステムが瞬時に３
個のＣＰＵモジュールから構成されるシステムへと再編
成されることになる。
【００２２】ところで、マスタＣＰＵモジュールに異常
が発生した場合には、処理回路７７から禁止信号線９１
を介してバッファ８２に出力禁止信号が与えられ、これ
によって、バッファ８２は出力禁止状態となる（つま
り、マスタＣＰＵモジュールとしての機能が取り除かれ
ることになる）。その後、処理回路７７からマスタ移行
出力線９２を介してマスタ移行出力信号が隣接ＣＰＵモ
ジュールに与えられる。隣接ＣＰＵモジュールにおいて
はマスタ移行入力線９３を介してマスタ移行出力信号を
マスタ移行入力信号として受けると、隣接ＣＰＵモジュ
ールの処理回路７７では出力禁止信号を解除してバッフ
ァ８２から外部入出力線７５への出力を許可してマスタ
ＣＰＵモジュールとなる。このようにして、マスタＣＰ
Ｕモジュールに異常が発生した際には、このマスタＣＰ
Ｕモジュールをシステムから隔離するとともに隣接ＣＰ
ＵモジュールをマスタＣＰＵモジュールとしてシステム
の出力を正常状態とする。
【００２３】上述の実施例では４個のＣＰＵモジュール
を備えるシステムについて説明したが、上記の実施例で
は各ＣＰＵモジュール内に異常判定及び外部出力権継承
用処理回路を備えるとともに切換スイッチを独立として
備えるようにしたから、各ＣＰＵモジュールともに共通
の回路で異常判定等の機能を実現することができ、Ｎ重
（Ｎは３以上の整数）まで各回路を変更することなく拡
張でき、しかもシステムの多重故障に容易に対応するこ
とができる。
【００２４】
【発明の効果】以上説明したように、本発明ではシステ
ムから単一点故障障害を排除して高信頼性を得られるば
かりでなく、各ＣＰＵモジュールに対して共通外部回路
を必要とせず、各ＣＰＵモジュールの自律性が確保で
き、その結果、容易にシステムの拡張ができる。つま
り、システムの冗長性の変化に対して容易に対応できる
という効果がある。
【図面の簡単な説明】
【図１】本発明によるフォールトトレラントコンピュー
タシステムの一実施例を示すブロック図である。
【図２】図１に示すＣＰＵモジュールの内部を説明する
ためのブロック図である。
【図３】従来のフォールトトレラントコンピュータシス
テムをハイブリッド冗長方式で示すブロック図である。
【図４】従来のフォールトトレラントコンピュータシス
テムをセルフパージング冗長方式で示すブロック図であ
る。
【図５】従来のフォールトトレラントコンピュータシス
テムをシフトアウト冗長方式で示すブロック図である。
【符号の説明】
７１〜７４ ＣＰＵモジュール ７５ 外部入出力線 ７６ クロック発生器 ７７ 処理回路 ７８、７９ スイッチ ８０ ＣＰＵ ８１ 検出回路 ８２ バッファ ８３ 比較回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 檜原 弘樹 東京都港区芝五丁目７番１号 日本電気株 式会社内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも３個のＣＰＵモジュールを備
    え、各ＣＰＵモジュールにはマイクロプロセッサが備え
    られるとともに各ＣＰＵモジュールは外部出力線に接続
    されており、各ＣＰＵモジュールには自ＣＰＵモジュー
    ル内の前記マイクロプロセッサからの出力内容と前記外
    部出力線上の出力とを比較して一致するか否かの比較結
    果を出力する比較回路と、自ＣＰＵモジュールにおける
    比較結果と自ＣＰＵモジュールに隣接するＣＰＵモジュ
    ールにおける比較結果とを選択的に隣接ＣＰＵモジュー
    ルに伝達比較結果として伝える選択手段と、前記自ＣＰ
    Ｕモジュールにおける比較結果と前記伝達比較結果とに
    基づいて自モジュールが正常であるか否かを判断して判
    定信号を出力する検出回路と、該判定信号によって異常
    であると知ると前記選択手段を制御して前記伝達比較結
    果を前記隣接ＣＰＵモジュールに伝達して自ＣＰＵモジ
    ュールを切り離す処理回路とが備えられていることを特
    徴とするフォールトトレラントコンピュータシステム。
  2. 【請求項２】 請求項１に記載されたフォールトトレラ
    ントコンピュータシステムにおいて、前記各ＣＰＵモジ
    ュールはリニアアレイネットワーク状に互いに接続され
    ていることを特徴とするフォールトトレラントコンピュ
    ータシステム。
  3. 【請求項３】 請求項１に記載されたフォールトトレラ
    ントコンピュータシステムにおいて、前記ＣＰＵモジュ
    ールには前記マイクロプロセッサからの出力内容を前記
    外部出力線に出力することを許可する許可禁止手段が備
    えられており、前記ＣＰＵモジュールの内一つはマスタ
    ＣＰＵモジュールとして用いられ、該マスタＣＰＵモジ
    ュールのみが前記許可禁止手段によって前記マイクロプ
    ロセッサからの出力内容を前記外部出力線へ出力するこ
    とが許可されるようにしたことを特徴とするフォールト
    トレラントコンピュータシステム。
  4. 【請求項４】 請求項３に記載されたフォールトトレラ
    ントコンピュータシステムにおいて、前記マスタＣＰＵ
    モジュールに異常が検出された際、前記処理回路は隣接
    ＣＰＵモジュールの一つに対してマスタ移行出力信号を
    送出し、前記隣接ＣＰＵモジュールにおける前記処理回
    路では前記マスタ移行出力信号に応答して前記許可禁止
    手段によって前記マイクロプロセッサからの出力内容を
    前記外部出力線へ出力することを許可するようにしたこ
    とを特徴とするフォールトトレラントコンピュータシス
    テム。
JP4296942A 1992-11-06 1992-11-06 フォールトトレラントコンピュータシステム Expired - Lifetime JPH0760395B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP4296942A JPH0760395B2 (ja) 1992-11-06 1992-11-06 フォールトトレラントコンピュータシステム
US08/145,647 US5485604A (en) 1992-11-06 1993-11-04 Fault tolerant computer system comprising a fault detector in each processor module
EP93117967A EP0596516B1 (en) 1992-11-06 1993-11-05 Fault tolerant computer system comprising a fault detector in each processor module
DE69317507T DE69317507T2 (de) 1992-11-06 1993-11-05 Fehlertolerantes Rechnersystem mit einem in jedem Prozessormodul vorgesehenen Fehlerdetektor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4296942A JPH0760395B2 (ja) 1992-11-06 1992-11-06 フォールトトレラントコンピュータシステム

Publications (2)

Publication Number Publication Date
JPH06149605A true JPH06149605A (ja) 1994-05-31
JPH0760395B2 JPH0760395B2 (ja) 1995-06-28

Family

ID=17840180

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4296942A Expired - Lifetime JPH0760395B2 (ja) 1992-11-06 1992-11-06 フォールトトレラントコンピュータシステム

Country Status (4)

Country Link
US (1) US5485604A (ja)
EP (1) EP0596516B1 (ja)
JP (1) JPH0760395B2 (ja)
DE (1) DE69317507T2 (ja)

Cited By (4)

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