JPH0354637A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ この発明は，レジスタファイルを構成する集積回路にお
いて集積回路内部でエラーが発生した時，そのエラーを
検知し報告する機能を備えた集積回路に間するものであ
る． ［従来の技術］ 第７図は従来の集積回路の構成を示すブロック図である
．図において，（１）は集積回路，（２）〜（５〉は９
ビットのレジスタ，（６）はクロック信号，く７）は８
ビットのデータ線，〈８）はバリティビッ｝　，（９　
）はリセット信号，（１０）はレジスタ（２）の出力で
ある８ビットのデータ線，（１１）はレジスタ〈２）の
出力であるバリティビット．（１２）はレジスタ（３）
の出力である８ビットのデータ線．（１３）はレジスタ
（３〉の出力であるパリティビット（１４）はレジスタ
（４）の出力である８ビットのデータ線，（１５）はレ
ジスタ（４）の出力であるパリティビット．（１６）は
レジスタ（５）の出力である８ビットのデータ線，（１
７）はレジスタ（５）の出力であるパリティビットであ
る。

第８図は従来の集積回路の動作のタイムチャートを示す
図である． 従来の集積回路は上記のように楕戒され，集積回路（１
）はリセット信号（９）によりレジスタ（２）〜（５）
がクリアされる．時点■のクロック信号（６）の立ち上
がりで８ビットのデータ線（７）のデータＬと１ビット
のバリティビット（８〉をサンプリングし，レジスタ（
２）に格納すると同時に格納したデータＬを８ビットの
データ線（１０）と１ピットのバリティビット（１１）
に出力する。

時点■のクロック信号（６）の立ち上がりで８ビットの
データ線〈７）に流れて来た新しいデータＭと１ビット
のパリティビット（８）をサンプリングし．レジスタ（
２〉に格納すると同時にレジスタ（２）の出力である８
ビットのデータ線（１０）のデータＬと１ビットのバリ
ティビット（１１）をサンプリングし，レジスタ（３）
に格納し，格納したデータＬは８ビットのデータＩＩ（
１２＞と１ビットのバリティビット（１３）に出力され
る。

時点■のクロック信号（６〉の立ち上がりで８ピットの
データ線（７）に流れて来た新しいデータＮとｌビット
のパリティビット（８）をサンプリングし，レジスタ（
２）に格納すると同時にレジスタ（２）の出力である８
ビットのデータ線（１０）のデータＭと１ビットのパリ
ティビット（１１）をサンプリングし，レジスタ（３）
に格納する．また．レジスタ（３）の出力である８ビッ
トのデータ線（１２〉のデータＬと１ビットのパリティ
ビット（１３〉をサンプリングし，レジスタ（４）に格
納し，格納したデータＬは８ビットのデータｌｍ（１４
）と１ビットのパリティピット（１５）に出力される．
時点■のクロック信号（６〉の立ち上がりで８ビットの
データ線（７〉に流れて来た新しいデータＰと１ビット
のパリティビット（８）をサンプリングし，レジスタ〈
２）に格納すると同時にレジスタ（２〉の出力である８
ビットのデータ１！（１０）のデータＮと１ビットのバ
リティビット〈１１〉をサンプリングし，レジスタ（３
）に格納する．また，レジスタ（３）の出力である８ビ
ットのデータ線（１２）のデータＭと１ビットのバリテ
ィビット（１３）をサンプリングし，レジスタ〈４〉に
格納し，レジスタ（４）の出力である８ビットのデータ
ｌｉｔ（１４）のデータＬと１ビットのパリティビット
（１５）をサンプリングし，レジスタ（５〉に格納し．
格納したデータＬは８ビットのデータ線（１６）と１ビ
ットのバリティビット（１７〉に出力され．集積回路（
１〉の出力として送出する． ［発明が解決しようとする課題］ 上記のような従来の集積回路では，レジスタに格納され
たデータに対してエラーが発生した場合，エラーチェッ
ク回路がないため最初にどのレジスタでエラーが発生し
たのか不明であり，かつエラーを検出するためのチェッ
ク回路が別に必要であるという問題点があった． この発明は，かかる問題点を解決するためになされたも
ので，集積回路内部にエラーチェック回路を有し，集積
回路に格納されたデータにエラーが発生した場合，エラ
ーチェック回路を別に有する事なく，レジスタ単位にエ
ラーを検出できるようにした集積回路を得ることを目的
とする．［課題を解決するための手段］ この発明に係る集積回路は，複数のレジスタと，この複
数のレジスタの入出力データをチェックするためにレジ
スタ毎に設けられた複数のパリテイチェック回路と，こ
のパリティチェック回路のチェック結果を出力する出力
回路とを備えたものである． ［作用］ この発明においては，集積回路に入力したデータおよび
Ｓ積回路内部の各レジスタに格納されたデータのエラー
を検知し，エラーを報告する。

［実施例］ 次に，この発明の一実施例を第１図〜第３図を参照して
説明する． 第１図はこの発明の一実施例による集積回路の構戒を示
すブロック図である．図において，（２）〜（１７）は
従来のものと同様である。（ＩＡ）は集積回路，（１８
）〜（２２）はパリティチェック回路，（２３）〜（２
７）は各パリティチェック回路（１８）〜（２２）でチ
ェックした結果を送出するエラー信号，（２８）は各エ
ラー信号（２３）〜（２７）をコード化するエンコーダ
，（Ａ）〜（Ｃ）はエンコーダ（２８）によりコード化
されたエラー信号である．第２図は第１図の集積回路の
動作のタイムチャートを示す図である． 第３図は第１図のエンコーダ（２８）によりコード化さ
れて出力されるエラー信号の内容である。

上記のように構成された集積回路におい−て，まず，リ
セット信号（９〉によりレジスタ（２）〜（５）がクリ
アされる．次に．時点■のクロック信号（６）の立ち上
がりで集積回路（ＩＡ）に入力している８ビットのデー
タ線〈７）とｌビットのパリテイビット（８〉のデータ
Ｌをサンプリングし，レジスタ（２）に格納し，格納し
たデータＬを８ビットのデータ線（１０）と１ビットの
バリテイビット（１１）に出力する．この時，データ線
（７）とパリテイビット（８）を使い，パリテイチェッ
ク回路（１８）でエラーの有無をチェックし，その結果
をパリテイエラ信号（２３）に送出する．入力データに
エラーがあれば，パリティエラー信号（２３）が有意と
なり，第３図に示すようにエンコーダ（２８）によりエ
ラー信号Ａ，Ｂ，Ｃからエラーコード“００１”を集積
回路（１人）より送出する．エラーが無ければ，第３図
に示すようにエンコーダ（２８）によりエラー信号Ａ，
Ｂ，Ｃからエラーコード“０００″を集積回路（ＩＡ）
より送出する。

時点■のクロック信号（６）の立ち上がりで８ビットの
データ線（７）に流れて来た新しいデータＭと１ビット
のパリテイビット（８）をサンプリングし，レジスタ〈
２〉に格納すると同時にレジスタ（２）の出力である８
ビットのデータ線（１０）のデータＬと１ビットのバリ
ティビット（１１〉をサンプリングし，レジスタ（３）
に格納し，格納したデータＬを８ビットのデータ線（１
２）と１ビットのバリティビット（１３）に出力する。

この時，レジスタ（２）の出力である８ビットのデータ
線（１０〉とパリティビット（１１）を使いパリテイチ
ェック回路（１つ）でエラーの有無をチェックし，その
結果をパリティエラー信号（２４）に送出する。また．
データ線（７）とバリティビット（８）を使いバリテイ
チェック回路（１８）でエラーの有無をチェックし，そ
の結果をバリティエラー信号（２３）に送出する。

レジスタ（２）の出力データと入力データにエラーがあ
れば，バリティエラー信号（２４）とバリティエラー信
号（２３）が有意となり，第３図に示すようにエンコー
ダ（２８）によりエラー信号Ａ，Ｂ，Ｃからエラーコー
ド“０１０”を集積回路（ＩＡ）より送出する． レジスタ（２）の出力データにエラーがなく入力データ
にエラーがあった場合，バリティエラー信号〈２３〉の
みが有意となり，第３図に示すようにエンコーダ（２８
）によりエラー信号Ａ，Ｂ，Ｃからエラーコード“００
１″を集積回路（ＩＡ）より送出する．エラーが無けれ
ば，第３図に示すようにエンコーダ（２８〉によりエラ
ー信号Ａ，Ｂ，Ｃからエラーコード″ＯＯＯ”を集積回
路（１人）より送出する． 時点■のクロック信号（６）の立ち上がりで８ビットの
データ線（７）に流れて来た新しいデータＮと１ビット
のパリテイビット（８〉をサンプリングし．レジスタ（
２）に格納すると同時にレジスタ（２）の出力である８
ビットのデータ線（１０）のデータＭと１ビットのバリ
テイビット（１１）をサンプリングし，レジスタ（３）
に格納する。また，レジスタ（３）の出力である８ビッ
トのデータ線〈１２〉のデータＬと１ビットのバリテイ
ビット（ｌ３）をサンプリングし，レジスタ（４〉に格
納し，格納したデータＬを８ビットのデータ線（１４〉
と１ビットのバリテイビット（１５）に出力する。この
時，レジスタ（３〉の出力である８ビットのデータｔ！
（１２）とバリテイピット（１３）を使い，パリティチ
ェック回路（２０）でエラーの有無をチェックし１その
結果をパリテイエラー信号（２５）に送出し，レジスタ
（２）の出力である８ビットのデータｔ！（１０）とバ
リティビット（１１）を使い，パリティチェック回路（
１９）でエラーの有無をチェックし，その結果をバリテ
ィエラー信号（２４）に送出する。また，データ線（７
）とバリティビット（８）を使い，パリティチェック回
路（１８）でエラーの有無をチェックし．その結果をパ
リティエラー信号（２３）に送出する． レジスタ（３）の出力データとレジスタ（２）の出力デ
ータと入力データにエラーがあれば．パリティエラー信
号（２５），バリティエラー信号（２４）．バリティエ
ラー信号（２３）が共に有意となり第３図に示すように
エンコーダ（２８）によりエラー信号Ａ，Ｂ，Ｃからエ
ラーコード“０１１″を集積回路（Ｌ　Ａ）より送出す
る。

レジスタ（３）の出力データにエラーがなく，レジスタ
（２）の出力データと入力データにエラーがあれば，バ
リティエラー信号（２４）とパリティエラー信号（２３
〉が有意となり第３図に示すようにエンコーダ〈２８）
によりエラー信号Ａ，Ｂ，Ｃからエラーコード“０１０
”を集積回路（ＩＡ）より送出する． レジスタ（３）の出力データとレジスタ（２）の出力デ
ータにエラーがなく入力データにエラーがあった場合，
バリティエラー信号（２３）のみが有意となり，第３図
に示すようにエンコーダ（２８）によりエラー信号Ａ，
Ｂ，Ｃからエラーコード″００１”を集積回路（ＩＡ）
より送出する。エラーが無ければ，第３図に示すように
エンコーダ（２８）によりエラー信号Ａ，Ｂ，Ｃからエ
ラーコード“０００”をＳ積回路（ＩＡ）より送出する
。

時点■のクロック信号（６）の立ち上がりで８ビットの
データ線（７）に流れて来た新しいデータＰと１ビット
のバリティビット（８）をサンプリングし，レジスタ（
２）に格納するのと同時にレジスタ（２）の出力である
８ビットのデータ線（１０）のデータＮと１ビットのパ
リティビット（１１）をサンプリングし，レジスタ（３
）に格納する．また，レジスタ（３）の出力である８ビ
ットのデータ線（ｌ２）のデータＭと１ビットのバリテ
ィビット（１３）をサンプリングし，レジスタ（３）に
格納し，レジスタ（４）の出力である８ビットのデータ
線（１４）のデータＬと１ビットのバリティビッ｝（１
５）をサンプリングし，レジスタ（５）に格納し，格納
したデータＬを８ビットのデータｌ！（１６）と１ビッ
トのバリティピット（１５）に出力する。

この時，レジスタ（４）の出力である８ビットのデータ
線（１４）とバリティビット（１５）を使いパリティチ
ェック回路（２１）でエラーの有無をチェックし，その
結果をバリティエラー信号（２６）に送出し，レジスタ
（３）の出力である８ビットのデータ線（１２）とパリ
ティビット〈１３〉を使いパリテイチェック回路（２０
）でエラーの有無をチェックし，その結果をバリティエ
ラー信号（２５）に送出し、レジスタ（２）の出力であ
る８ビットのデタｍ（１０）とパリティビット（１１）
を使いパリティチェック回路〈１９）でエラーの有無を
チェックし，その結果をバリティエラー信号（２４）に
送出する．また，データ線（７）とバリティビット（８
）を使いパリテイチェック回路（１８〉でエラーの有無
をチェックし，その結果をバリテイエラー信号（２３）
に送出する． レジスタ（４）の出力データとレジスタ（３）の出力デ
ータとレジスタ（２）の出力データと入力データにエラ
ーがあれば，バリティエラー信号〈２６〉，バリティエ
ラー信号（２５），バリティエラー信号（２４＞，バリ
ティエラー信号（２３）が共に有意となり第３図に示す
ようにエンコーダ（２８）によりエラー信号Ａ，Ｂ，Ｃ
からエラーコード“１００”を集積回路（ＩＡ〉より送
出する． レジスタ（４）の出力データとレジスタ（３）の出力デ
ータにエラーがなく，レジスタ（２）の入力と出力デー
タにエラーがあれば，バリティエラー信号（２４）とバ
リティエラー信号（２３）が有意となり第３図に示すよ
うにエンコーダ（２８）によりエラー信号Ａ，Ｂ，Ｃか
らエラーコード“０１０”をｔＡ積回路（ＩＡ）より送
出する。

レジスタ（４）の出力データとレジスタ（３）の出力デ
ータとレジスタ（２）の出力データにエラーがなく入力
データにエラーがあった場合．バリティエラー信号（２
３）のみが有意となり，第３図に示すようにエンコーダ
（２８）によりエラー信号Ａ，Ｂ，Ｃからエラーコード
“００１”を集積回路（ＩＡ）より送出する． エラーが無ければ，第３図に示すようにエンコーダ（２
８）によりエラー信号Ａ，Ｂ，Ｃがらエラーコード信号
“０００”を集積回路（１Ａ）より送出する。

時点■のクロック信号（６）の立ち上がりで８ビットの
データ線（７）に流れて来た新しいデータＱと１ビット
のバリティビット（８）をサンプリングし，レジスタ（
２）に格納すると同時にレジスタ（２）の出力である８
ビットのデータ線（１０〉のデータＰと１ビットのパリ
ティビット（１１）をサンプリングし，レジスタ（３）
に格納する。

また，レジスタ（３）の出力である８ビットのデータ線
（１２）のデータＮと１ビットのバリティビット（１３
）をサンプリングし，レジスタ（４〉に格納する．レジ
スタ（４）の出力である８ビットのデータ線〈１４〉の
データＭと１ビットのパリテイビット（１５）をサンプ
リングし，レジスタ（５）に格納する。レジスタ（５）
の出力である８ビットのデータ線（１６）のデータＭと
１ビットのパリテイビット（１７〉を集積回路（ＩＡ）
の出力として送出する。

この時　レジスタ（５〉の出力である８ビットのデータ
線（１６）とパリティビット（１７）を使いパリティチ
ェック回路（２２）でエラーの有無をチェックし，その
結果をバリティエラー信号（２６）に送出し，レジスタ
（４）の出力である８ビットのデタ！（１４）とバリテ
ィピット（１５）を使いパリテイチェック回路（２１）
でエラーの有無をチェックし，その結果をバリティエラ
ー信号（２６）に送出し．レジスタ（３）の出力である
８ビットのデータＩＩ（１２）とパリティビット（１３
）を使いパリテイチェック回路（２０）でエラーの有無
をチェックし，その結果をパリティエラー信号（２５）
に送出し，レジスタ（２）の出力である８ビットのデー
タ！ｌ（１０〉とバリティビット（ｌ１）を使いパリテ
イチェック回路（１９）でエラーの有無をチェックし．
その結果をパリティエラー信号（２３）に送出する。

レジスタ（５）の出力データとレジスタ（４）の出力デ
ータとレジスタ（３）の出力データとレジスタく２）の
出力データと入力データにエラーがあれば，パリティエ
ラー信号（２７），パリティエラー信号（２６），パリ
ティエラー信号（２５），バリティエラー信号（２　４
　＞，パリティエラー信号（２３）が共に有意となり第
３図に示すようにエンコーダ（２８）によりエラー信号
Ａ，Ｂ，Ｃからエラーコード“１０１”を集積回路（１
Ａ）より送出する。レジスタ（５）の出力データにエラ
ーがなく，レジスタく４）の出力データとレジスタ（３
）の出力データとレジスタ（２）の出力データと入力デ
ータにエラーがあれば，パリティエラー信号（２６），
バリティエラー信号（２５＞，バリティエラー信号（２
４），バリティエラー信号（２３）が共に有意となり第
３図に示すようにエンコーダ（２８）によりエラー信号
Ａ．Ｂ，Ｃからエラーコード゜″１００”を集積回路（
ＩＡ）より送出する。

レジスタ（５）の出力データとレジスタ（４）の出力デ
ータにエラーがなく，レジスタ（３）の出力データとレ
ジスタ（２〉の出力データと入力データにエラーがあれ
ば，バリティエラー信号（２５＞，パリティエラー信号
（２４），バリティエラー信号（２３）が共に有意とな
り第３図に示すようにエンコーダ（２８）によりエラー
信号Ａ，Ｂ，Ｃからエラーコード゛″０１１”を集積回
路（ＩＡ）より送出する． レジスタ（５〉の出力データとレジスタ（４）およびレ
ジスタ（３）の出力データにエラーがなく，レジスタ（
２）の出力データと入力データにエラーがあれば，バリ
ティエラー信号（２４）およびパリティエラー信号（２
３）が有意となり第３図に示すようにエンコーダ〈２８
〉によりエラー信号Ａ，Ｂ，Ｃからエラーコード゛０１
０”を集積回路（ＩＡ〉より送出する． レジスタ（５）の出力データとレジスタ（４）およびレ
ジスタ（３）並びにレジスタ（２）の出力データにエラ
ーがなく入力データにエラーがあった場合１パリティエ
ラー信号（２３）のみが有意となり，第３図に示すよう
にエンコーダ（２８）によりエラ信号Ａ，Ｂ，Ｃからエ
ラーコード′００１”を集積回路（ＩＡ）より送出する
．エラーが無ければ，第３図に示すようにエンコーダ（
２８）によりエラー信号Ａ，Ｂ，Ｃからエラーコード“
０００”を集積回路（ＩＡ）より送出する． なお，上記実施例ではエラー信号Ａ，Ｂ，Ｃの３ビット
から楕戒されており．複数のエラーに対しては出力に近
い方のエラーだけを報告したが，第４図に示すようにエ
ラー信号（３０）としてパリティエラー信号（２３）〜
（２７）の論理和を論理和回路（２９）をとったものを
用いても良い．また，第５図に示すような構成例におい
て（２９）はバリティエラー信号〈２３）〜（２７）の
論理和をとる論理和回路，（３０）は論理和回路（２つ
）の出力でエラー信号，（３１）はパリテイエラー信号
（２３）〜（２７）の状態を保持するエラー口グ回路，
（３　２　）はエラーログ回路（３１）の出力で５ビッ
トの信号，（３３）はレジスタの出力である８ビットの
データ線（１６）．パリテイビット線（１７），エラー
ログ回路（３１）の出力（３２）のいずれかを選択する
セレクタ，（３４）はレジスタの出力である８ビットの
データ線（１６），パリテイビット（１７），エラーロ
グ回路（３１）の出力（３２）のいずれを出力するかを
決めるエラー・ステータス・リード信号．（３５）およ
び（３６）はセレクタ（３３）で選択されたデータであ
り，（３５）は８ビットのデタ線に相当し．（３６）は
バリティビットに相当する信号である． いま．パリティチェック回路（１８）〜（２２）でエラ
ーを検知し，バリティエラー信号（２３）〜（２７）が
有意になると，論理相同路（２９〉によりエラー信号（
３０）が有意となりエラーのあったことを報告する．こ
のエラー報告に対してエラーの詳細情報を知りたい時は
エラー・ステータス・リード信号（３４）を有意にして
エラー・ログ回路〈３１〉に保持したエラー情報をセレ
クタ（３３）により選択して８ビットの出力データ線（
３５）に送出する．なお，この場合の集積回路（ＩＡ）
から出力されるエラーデータのピットアサインは第６図
に示すようになる． ［発明の効果］ この発明は以上説明したとおり，レジスタファイルなど
の集積回路にパリティチェック回路を内蔵し，データ化
けなどのエラーが発生すると，パリティチェック回路で
エラーを検出し，どの部分でエラーがあったかを報告す
るように構成したので，エラー検出回路を集積回路の前
後で持つ必要がなくなり，また，集積回路の入出力線を
減らせるので，集積回路の信頼性を上げる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による集積回路のｉ戒ブロ
ック図，第２図は第１図の各部のタイムチャート図，第
３図は第１図のエンコーダの出力図，第４図および第５
図はこの発明の他の実施例による集積回路の構成ブロッ
ク図，第６図は第５図に示す集積回路から出力されるエ
ラーデータのピットアサイン図，第７図は従来の集積回
路の構或ブロック図，第８図は第７図の各部のタイムチ
ャート図である． 図において，（ＩＡ）・・・集積回路，（２）〜（５〉
・・・レジスタ，（６）・・・クロツク信号，（７），
（１　０），　（１　２＞，　（１　４），　（１　６
）・・・各部における８ビットのデータ線，（８），（
１　１）．（１３）．（１　５），　（１　７）・・・
各部におけるパリティビッ｝，（１８）〜（２２）・・
・パリテイチェック回路，（２８＞・・・エンコーダ，
（Ａ）〜（Ｃ）・・・エラー信号である． なお，各図中同一符号は同一又は相当部分を示す．

Claims (1)

【特許請求の範囲】
1. 複数のレジスタと、この複数のレジスタの入出力データ
   をチェックするためにレジスタ毎に設けられた複数のパ
   リテイチェック回路と、このパリテイチェック回路のチ
   ェック結果を出力する出力回路とを備えたことを特徴と
   する集積回路。