JPH056808B2 - - Google Patents
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- Publication number
- JPH056808B2 JPH056808B2 JP20369285A JP20369285A JPH056808B2 JP H056808 B2 JPH056808 B2 JP H056808B2 JP 20369285 A JP20369285 A JP 20369285A JP 20369285 A JP20369285 A JP 20369285A JP H056808 B2 JPH056808 B2 JP H056808B2
- Authority
- JP
- Japan
- Prior art keywords
- state
- signal indicating
- input
- circuit
- unused
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 15
- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000001934 delay Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
- Dc Digital Transmission (AREA)
Description
（産業上の利用分野）
本発明はデイジタル伝送装置等で伝送路エラー
を監視するため受信部に設けられるエラー検出回
路、さらに詳しく云えばmBnB符号の符号則誤り
によるエラー検出回路に関する。 （従来の技術） mBnB符号とは例えば5B6B符号の場合、シリ
アル信号を５ビツト毎のパラレル信号に変換し、
これを“０”または“１”が連続する符号列にな
らないようにして“１”と“０”を平均化して６
ビツトで表現する符号のことをいう。 通常、5B6B符号の符号化はROMが用いられ、
入力符号に対応する出力符号のパターンをROM
内に書込むことにより行なわれる。また、復号化
はやはりROMが用いられ、上記とは反対のパタ
ーンがROM内に書込まれている。この書込みの
際、デイスパリテイ（“０”を−0.5、“１”を＋
0.5としたときの符号内の積分値、例えば、６ビ
ツトで011011であれば、デイスパリテイは“＋
１”である）の状態もROM内に書込み、デイス
パリテイの状態によつて２モード（デイスパリテ
イが“＋１”と“０”モードと、“−１”と“０”
のモードの２モード）のいずれかを選ぶように制
御して符号化を行なう。 復号部でもデイスパリテイの状態をROMに書
込でおき、その変化の状態から符号則を違反した
ものをエラーとしてカウントする。 従来、この種のエラー検出回路として9B10B
符号の場合があるが、9B10B符号の場合は３モ
ードによる積分値制御であり、5B6B符号等の２
モード制御方式についてはエラー検出回路は存在
しない。 （発明の目的） 本発明の目的は5B6B符号等のデイスパリテイ
の状態を２ビツトで表わし、その２ビツトの情報
からエラーを検出することができる回路を提供す
ることにある。 （問題点を解決するための手段） 前記目的を達成するために本発明によるエラー
検出回路はmBnB符号のデイスパリテイが“＋
１”の状態、“−１”の状態、“０”の状態および
未使用符号の状態の４状態を２ビツトで表わした
信号を入力とし、未使用の状態を示す信号が入力
したとき、それを検出する未使用符号検出回路
と、前記“＋１”の状態または“−１”の状態を
示す信号が入力したとき、それを１タイムスロツ
ト遅延させ、その後に、“０”の状態を示す信号
が入力したとき、前記“＋１”の状態または“−
１”の状態を示す信号を保持する第１メモリ回路
と、前記未使用符号検出回路の出力信号のうち、
未使用の状態を示す信号以外の信号を１タイムス
ロツト遅延させる第２メモリ回路と、第１メモリ
回路出力のうち、１タイムスロツト遅延させられ
た“＋１”の状態を示す信号、第２メモリ回路出
力および前記２ビツトで表わした入力の一方を入
力とし、１タイムスロツト前が未使用状態を示す
信号以外であり、かつ途中に“０”の状態を示す
信号を挟んだ場合も含み、“＋１”の状態を示す
信号が連続して入力していることを示す信号を出
力する第1AND回路と、第１メモリ回路出力のう
ち、１タイムスロツト遅延させられた“−１”の
状態を示す信号、第２メモリ回路出力および前記
２ビツトで表わした入力の他の一方を入力とし、
１タイムスロツト前が未使用状態を示す信号以外
であり、かつ途中に“０”の状態を示す信号を挟
んだ場合も含み、“−１”の状態を示す信号が連
続して入力していることを示す信号を出力する第
2AND回路と、前記未使用符号検出回路出力の未
使用の状態を示す信号、第1AND回路出力および
第2AND回路出力を入力とし、エラーパルスを出
力するOR回路とから構成してある。 （実施例） 以下、図面を参照して本発明をさらに詳しく説
明する。第１図は本発明によるエラー検出回路の
実施例を示す回路図で、5B6B符号における２モ
ードによる制御方式に対するエラー検出回路であ
る。 本回路は未使用符号検出回路１、第１のメモリ
回路２、第２のメモリ回路３、第１のAND回路
４、第２のAND回路５およびOR回路６により構
成される。 本実施例ではデイスパリテイ“１”の状態を
“01”の２ビツトに、デイスパリテイ“−１”の
状態を“10”の２ビツトに、デイスパリテイ
“０”の状態を“11”の２ビツトに、および未使
用符号の状態を“00”の２ビツトにそれぞれ割り
当てている。 本発明におけるエラー検出回路は次の条件を満
足するように構成されている。
を監視するため受信部に設けられるエラー検出回
路、さらに詳しく云えばmBnB符号の符号則誤り
によるエラー検出回路に関する。 （従来の技術） mBnB符号とは例えば5B6B符号の場合、シリ
アル信号を５ビツト毎のパラレル信号に変換し、
これを“０”または“１”が連続する符号列にな
らないようにして“１”と“０”を平均化して６
ビツトで表現する符号のことをいう。 通常、5B6B符号の符号化はROMが用いられ、
入力符号に対応する出力符号のパターンをROM
内に書込むことにより行なわれる。また、復号化
はやはりROMが用いられ、上記とは反対のパタ
ーンがROM内に書込まれている。この書込みの
際、デイスパリテイ（“０”を−0.5、“１”を＋
0.5としたときの符号内の積分値、例えば、６ビ
ツトで011011であれば、デイスパリテイは“＋
１”である）の状態もROM内に書込み、デイス
パリテイの状態によつて２モード（デイスパリテ
イが“＋１”と“０”モードと、“−１”と“０”
のモードの２モード）のいずれかを選ぶように制
御して符号化を行なう。 復号部でもデイスパリテイの状態をROMに書
込でおき、その変化の状態から符号則を違反した
ものをエラーとしてカウントする。 従来、この種のエラー検出回路として9B10B
符号の場合があるが、9B10B符号の場合は３モ
ードによる積分値制御であり、5B6B符号等の２
モード制御方式についてはエラー検出回路は存在
しない。 （発明の目的） 本発明の目的は5B6B符号等のデイスパリテイ
の状態を２ビツトで表わし、その２ビツトの情報
からエラーを検出することができる回路を提供す
ることにある。 （問題点を解決するための手段） 前記目的を達成するために本発明によるエラー
検出回路はmBnB符号のデイスパリテイが“＋
１”の状態、“−１”の状態、“０”の状態および
未使用符号の状態の４状態を２ビツトで表わした
信号を入力とし、未使用の状態を示す信号が入力
したとき、それを検出する未使用符号検出回路
と、前記“＋１”の状態または“−１”の状態を
示す信号が入力したとき、それを１タイムスロツ
ト遅延させ、その後に、“０”の状態を示す信号
が入力したとき、前記“＋１”の状態または“−
１”の状態を示す信号を保持する第１メモリ回路
と、前記未使用符号検出回路の出力信号のうち、
未使用の状態を示す信号以外の信号を１タイムス
ロツト遅延させる第２メモリ回路と、第１メモリ
回路出力のうち、１タイムスロツト遅延させられ
た“＋１”の状態を示す信号、第２メモリ回路出
力および前記２ビツトで表わした入力の一方を入
力とし、１タイムスロツト前が未使用状態を示す
信号以外であり、かつ途中に“０”の状態を示す
信号を挟んだ場合も含み、“＋１”の状態を示す
信号が連続して入力していることを示す信号を出
力する第1AND回路と、第１メモリ回路出力のう
ち、１タイムスロツト遅延させられた“−１”の
状態を示す信号、第２メモリ回路出力および前記
２ビツトで表わした入力の他の一方を入力とし、
１タイムスロツト前が未使用状態を示す信号以外
であり、かつ途中に“０”の状態を示す信号を挟
んだ場合も含み、“−１”の状態を示す信号が連
続して入力していることを示す信号を出力する第
2AND回路と、前記未使用符号検出回路出力の未
使用の状態を示す信号、第1AND回路出力および
第2AND回路出力を入力とし、エラーパルスを出
力するOR回路とから構成してある。 （実施例） 以下、図面を参照して本発明をさらに詳しく説
明する。第１図は本発明によるエラー検出回路の
実施例を示す回路図で、5B6B符号における２モ
ードによる制御方式に対するエラー検出回路であ
る。 本回路は未使用符号検出回路１、第１のメモリ
回路２、第２のメモリ回路３、第１のAND回路
４、第２のAND回路５およびOR回路６により構
成される。 本実施例ではデイスパリテイ“１”の状態を
“01”の２ビツトに、デイスパリテイ“−１”の
状態を“10”の２ビツトに、デイスパリテイ
“０”の状態を“11”の２ビツトに、および未使
用符号の状態を“00”の２ビツトにそれぞれ割り
当てている。 本発明におけるエラー検出回路は次の条件を満
足するように構成されている。
【表】
＞
10
10
Claims (1)
- 【特許請求の範囲】 １ mBnB符号のデイスパリテイが“＋１”の状
態、“−１”の状態、“０”の状態および未使用符
号の状態の４状態を２ビツトで表わした信号を入
力とし、未使用の状態を示す信号が入力したと
き、それを検出する未使用符号検出回路と、 前記“＋１”の状態または“−１”の状態を示
す信号が入力したとき、それを１タイムスロツト
遅延させ、その後に、“０”の状態を示す信号が
入力したとき、前記“＋１”の状態または“−
１”の状態を示す信号を保持する第１メモリ回路
と、 前記未使用符号検出回路の出力信号のうち、未
使用の状態を示す信号以外の信号を１タイムスロ
ツト遅延させる第２メモリ回路と、 第１メモリ回路出力のうち、１タイムスロツト
遅延させられた“＋１”の状態を示す信号、第２
メモリ回路出力および前記２ビツトで表わした入
力の一方を入力とし、１タイムスロツト前が未使
用状態を示す信号以外であり、かつ途中に“０”
の状態を示す信号を挟んだ場合も含み、“＋１”
の状態を示す信号が連続して入力していることを
示す信号を出力する第1AND回路と、 第１メモリ回路出力のうち、１タイムスロツト
遅延させられた“−１”の状態を示す信号、第２
メモリ回路出力および前記２ビツトで表わした入
力の他の一方を入力とし、１タイムスロツト前が
未使用状態を示す信号以外であり、かつ途中に
“０”の状態を示す信号を挟んだ場合も含み、“−
１”の状態を示す信号が連続して入力しているこ
とを示す信号を出力する第2AND回路と、 前記未使用符号検出回路出力の未使用の状態を
示す信号、第1AND回路出力および第2AND回路
出力を入力とし、エラーパルスを出力するOR回
路と、 から構成したことを特徴とするエラー検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20369285A JPS6264131A (ja) | 1985-09-13 | 1985-09-13 | エラ−検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20369285A JPS6264131A (ja) | 1985-09-13 | 1985-09-13 | エラ−検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6264131A JPS6264131A (ja) | 1987-03-23 |
| JPH056808B2 true JPH056808B2 (ja) | 1993-01-27 |
Family
ID=16478261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20369285A Granted JPS6264131A (ja) | 1985-09-13 | 1985-09-13 | エラ−検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6264131A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU618680B2 (en) * | 1989-07-17 | 1992-01-02 | Digital Equipment Corporation | Data and forward error control coding techniques for digital signals |
-
1985
- 1985-09-13 JP JP20369285A patent/JPS6264131A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6264131A (ja) | 1987-03-23 |
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