JPS6264131A

JPS6264131A - エラ−検出回路

Info

Publication number: JPS6264131A
Application number: JP20369285A
Authority: JP
Inventors: Yasuhiro Fujinobe; 藤延　康裕
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-09-13
Filing date: 1985-09-13
Publication date: 1987-03-23
Also published as: JPH056808B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はディジタル伝送装置等で伝送路エラーに監視す
るため受信部に設けらｎるエラー検出回路、さらに詳し
く云えばｍ　Ｂ　ｎ　Ｂ符号等、符号則誤シによるエラ
ー検出回路に関する。

（従来の技術）ｍＢｎＢ符号とは例えば５８６Ｂ符号の場合、シリアル
信号を５ビット毎のパラレル信号に変換し、これ金“０
＃ま九は″１”が連続する符号列にならないようにして
＠１＃と“０″を平均化して６ビットで表現する符号の
ことｔいり。

通常、５８６Ｂ符号の符号化はＲＯＭが用いらｎ１人力
符号に対応する出力符号のパターン＝２ＲＯＭ内に書込
むことにより行なわれる。また、復号化はやはりＲＯＭ
が用いらｎ１上記とは反対のパターンがＲＯＭ内に書込
まれている。

この書込みの際、ディスパリティｃ”ｏ’ｖ−０，５，
１１＃全＋０．５とし、九ときの符号内の積分値、例え
ば、６ビットで０１１０１１であｎば、ディスパリティ
は１＋１”である）の状態もＲＯＭ内に書込み、ディス
パリティの状態によって２モード（ディスパリティが１
”と″Ｏｍモードと、−−１’、！ニー　０　’（７，
１％−）”の２モード）のいずれか七選ぶよりに制御し
て符号化全行なう。

復号部でもディスパリティの状態ｔ−ＲＯＭＫ書込でお
き、その変化の状態から符号則を違反したもの金エラー
としてカウントする。

従来、この種のエラー検出回路として９　ＢＩＯＢ符号
の場合があるが、９Ｂ１０Ｂ符号の場合は３モードによ
る積分値制御であり、５Ｂ６Ｂ符号等の２モ一ド制御方
式についてはエラー検出回路は存在しない。

（発明の目的）本発明の目的は５８６Ｂ符号等のディスパリティの状態
金２ビットで表わし、その２ビットの情報からエラーパ
ルスすることができる回路を提供することにある。

（問題点全解決するための手段）前記目的全達成するために本発明によるエラー検出回路
はｍ　Ｂ　ｎ　Ｂ符号等のディスパリティが“”の状態
、＠　　１１１１の状態、＠０”の状態および未使用符
号の状態の４状態？２ビットで表わした信号上入力とし
、未便用の状Ｕ″ｆ！ｒ。

示す信号が入力したとき、それ全検出する未使用符号検
出回路と、前記“＋１”の状態または″−１”の状態を
示す信号が入力したとき、それｔ１タイムスロット遅延
させ、また１０＃の状態１示す信号が入力したとき、前
の状態を保持する第１メモリ回路と、前記未使用符号検
出回路の出力信号全１タイムスロット遅延させる第２メ
モリ回路と、第１メモリ回路出力、第２メモリ回路出力
および前記２ビットで表わした入力の一部を入力とする
第１ＡＮＤ回路と、第１メモリ回路出力、第２メモリ回
路出力および前記２ビットで表わした入力の他の一部を
入力とする第２ＡＮＤ回路と、前記未使用符号検出回路
出力、第１ＡＮＤ回路出力および第２ＡＮＤ回路出力全
入力とするＯＲ回路と七含み、未使用状態を示す信号が
入力するか、１タイムスロット前が未使用状態を示す信
号以外でちや、かつ途中に１０＃の状態を示す信号１挾
んだ場合も含み１＋１１の状態または＠−１“の状態を
示す信号が連続して入力したとき、前記ＯＲ回路からエ
ラーパルスを出力するように構成しである。

（実　施例）以下、図面全参照して本発明をさらに詳しく説明する。

第１図は不発明によるエラー検出回路の実施例七示す回
路図で、５ＢｅＢ符号における２モードによる制御方式
に対するエラー検出回路である。

本回路は未使用符号検出回路１、第１のメモリ回路２、
第２のメモリ回路３、第１のＡＮＤ回路４、第２のＡＮ
Ｄ回路５およびＯＲ回路６によフ構成される。

本実施例ではディスパリティ″″１＃の状ａｈ１０１　
＃の２ビットに、ディスパリティ″″−１＃の状Ｂｗ＠
　１０”の２ビットに、ディスパリティ＠０＃の状態ｉ
”ｌｌ”の２ビットに、および未使用符号の状ａｔ”ｏ
ｏ’の２ビットにセルそれ割り当てている。

本発明におけるエラー検出回路は次の条件を満足するよ
うに構成さｎている。

■　０１−凡弘→０１・・・・・・エラー■　１０−漫
二−ｉ　０　・−・−・エラー■　０１−区−１０・・
・・・・正　常■　１０−■→０１・・・・・・正　常
すなわち■■■はエラーを検出する場合で、■はまず、
”１１’、１０１”、”　１０　’、”００’いずれか
の状態が入力しても次に＠００”が入力したときはエラ
ーと判断する。また■はまず、１０１”が入力し、途中
に“１１”を挾んだ場合も含み、次に“０１＃が入カレ
九ときエラーと判断する。さらに■はまず、′１０”が
入力し、途中に”１１　”を挾んだ場合も含み、次に”
　１０”が入力し九ときエラーと判断する。

■■■は正常と判断する場合で、■はまず、″００＃が
入力した場合でも次に１１１”１０１１″″１０”のい
ずれかが入力したときは正常と判断する。また、■はま
ず、’０１　”が入力し、途中に″ｒ１”を挾んだ場合
も含み、次に０１＃が入力したとき正常と判断する。さ
らに、■はまず、１１０″が入力し、途中に１１１＃を
挾んだ場合も含み、次に１ｏ”が入力したとき正常と判
断する。

次に図面に沿って動作を説明する。

未使用符号検出回路ｌは２ビット＠Ｏｏ”が入力したと
きのみその出力がｗ″Ｌ”となる。未使用符号検出回路
１の出力はＯＦＬ回路６に接続され、ＯＲ回路６にＮＡ
ＮＤゲートにより構成されているので、ＯＲ回路６の出
力は”　Ｈ“となり、エラーパルスが出力される。

メモリ回路２は２ビット入力＠ＯＸ　”または″１０″
に対して１タイムスロット遅延させ、Ｄフリラグフロッ
クのＱ出力′ｋＡＮＤ回路４に、Ｑ出力’１ＡＮＤ回路
５にそ几ぞｎ送出する。なお、２ビット人カ′１１”の
場合は、七の前の状態が保持された状態となる。

メモリ回路３の入力には未使用符号検出回路１の出力が
接続さｎているので、その入力には２ビット入力、６ｚ
−ｏｏ　”のときだけ＠Ｌ”が入力、それ以外は６Ｈ”
が入る。メモリ回路３は入力全１タイムスロット遅延さ
せ、遅延信号？１−ＡＮＤ回路４およびＡＮＤ回路５に
送出する。ＡＮ　　　−り回路４および５には２ビット
入力の１ビット分がさらに入力している。

ＡＮＤ回路４およびＡＮＤ回路５では３人力がナベで“
Ｈ＃のときのみ、出力１Ｌ　’２ＯＲ回路６に送出し、
ＯＲ回路６の出力を“Ｈ”とする。

つまり、この場合は１タイムスロット前が″００”以外
であシ、かつ″０１”が続くか、″ｌＯ＃が続くとき、
ＯＲ回路６の出力からエラーパルスが出力される。

（発明の効果ン以上、詳しく説明したように不発明は５８６Ｂ符号等に
おける２モードによる制御方式に対するエラー検出回路
である。

このエラー検出回路はＩＣ数個で構成できる簡易な回路
であり、最近、光通信システム等の伝送路符号として脚
光金浴びてきつつあるｍＢｎＢ符号のエラー検出回路と
して充分に使用可能である。

【図面の簡単な説明】第１因は本発明によるエラー検出回路の実施例を示す回
路図である。１・・・未使用符号検出回路２・・・第１のメモリ回路３・・・第２のメモリ回路４・・・第１のＡＮＤ回路５・・・第２のＡＮＤ回路　　６・・・ＯＲ回路７・・
・２ビット人力　　８・・・エラーパルス出力９・・・
ＯＬＫ入力

Claims

【特許請求の範囲】

ｍＢｎＢ符号等のディスパリティが“＋１”の状態、“
−１”の状態、“０”の状態および未使用符号の状態の
４状態を２ビットで表わした信号を入力とし、未使用の
状態を示す信号が入力したとき、それを検出する未使用
符号検出回路と、前記“＋１”の状態または“−１”の
状態を示す信号が入力したとき、それを１タイムスロッ
ト遅延させ、また“０”の状態を示す信号が入力したと
き、前の状態を保持する第１メモリ回路と、前記未使用
符号検出回路の出力信号を１タイムスロット遅延させる
第２メモリ回路と、第１メモリ回路出力、第２メモリ回
路出力および前記２ビットで表わした入力の一部を入力
とする第１ＡＮＤ回路と、第１メモリ回路出力、第２メ
モリ回路出力および前記２ビットで表わした入力の他の
一部を入力とする第２ＡＮＤ回路と、前記未使用符号検
出回路出力、第１ＡＮＤ回路出力および第２ＡＮＤ回路
出力を入力とするＯＲ回路とを含み、未使用状態を示す
信号が入力するか、１タイムスロット前が未使用状態を
示す信号以外であり１かつ途中に“０”の状態を示す信
号を挾んだ場合も含み、“＋１”の状態または“−１”
の状態を示す信号が連続して入力したとき、前記ＯＲ回
路からエラーパルスを出力するように構成したことを特
徴とするエラー検出回路。