SU1661994A1

SU1661994A1 - Синхронный дес тичный счетчик

Info

Publication number: SU1661994A1
Application number: SU894716109A
Authority: SU
Inventors: Кямал Хейраддинович Исмаилов; Яшар Адил Оглы Мамедов; Фирдоси Адил Оглы Мамедов; Иосиф Зиновьевич Животовский
Original assignee: Научно-Производственное Объединение Космических Исследований
Priority date: 1989-06-20
Filing date: 1989-06-20
Publication date: 1991-07-07

Abstract

Изобретение относитс к вычислительной технике и используетс дл подсчета импульсов в двоично-дес тичном коде, а также в коде Фибоначчи. Цель изобретени - расширение функциональных возможностей за счет встроенного функционального контрол . Синхронный дес тичный счетчик содержит JK-триггеры 1.1 - 1.4, элементы И 2.1 - 2.4, 3.1 - 3.4, 7.1 - 7.3, 8.1 - 8,4, 9, 10, 11, 13 и 14, 16 и 17, элементы ИЛИ 4.1 - 4.4, 12, 15, 18, 22, 23, элементы И - НЕ 5.1 - 5.4, 6.1 - 6.4, отдельные элементы И 19, 20 и 21, буферные элементы 24 - 30. Устройство работает в трех режимах: в режиме записи /программировани /, в режиме дес тичного счета и в режиме счета в фибоначчиевой системе исчислени . Основными режимами вл ютс два первых режима, третий режим может быть использован дл самоконтрол . При этом счет осуществл етс с коэффициентом пересчета M = ϕ_N(N + P + 1) с обнаружением ошибок в процессе функционировани . 2 ил.

Description

Изобретение относитс к вычислительной технике и используетс дл подсчета импульсов в двоично-дес тичном коде, а также в коде Фибоначчи.

Целью изобретени вл етс расширение функциональных возможностей за счет встроенного функционального контрол .

На фиг.1 приведена электрическа схема предлагаемого счетчика; на фиг.2 - фун- кциональна схема многоразр дного счетчика.

Синхронный дес тичный счетчик (фиг.1) содержит IK-триггеры 1.1-1.4, первые элементы И 2.1-2.4, вторые элементы И 3.1-3.4, первые элементы ИЛИ 4.1-4.4, первые элементы И-НЕ 5.1-5.4, вторые элементы И-НЕ 6.1-6.4, третьи элементы И 7.1-7.3,

шестые элементы И 8.1-8.4, седьмой элемент И 9, восьмые элементы И 10 и 16, дев тые элементы И 11 и 17, третий элемент ИЛИ 12, четвертый элемент И 13, п тый элемент И 14, второй элемент ИЛИ 15, третий элемент ИЛИ 18, первый отдельный элемент И 19, второй отдельный элемент 11 20, третий отдельный элемент И 21, четвертый элемент ИЛИ 22, п тый элемент ИЛИ 23, первый буферный элемент 24, второй буферный элемент 25, п тый буферный элемент 26, шестой буферный элемент 27, третий буферный элемент 28, четвертый буферный элемент 29, седьмой буферный элемент 30. Вход 31 вл етс первым входом управлени счетчика и соединен с входом первого буферного элемента 24. Входы

CN С

Ю О

32.1-32.4 вл ютс информационными входами счетчика и соединены с первыми входами вторых элементов И-НЕ 6.1-6.4. Вход 33 вл етс входом синхронизации и соединен с входом второго буферного элемента 25. Вход 34 вл етс входом каскадировани и соединен с входом п того буферного элемента 26. Вход 35 вл етс входом установки нул и соединен с входом третьего буферного элемента 28. Вход 36 вл етс вторым входом управлени счетчика и соединен с первым входом четвертого буферного элемента 29, с первым входом седьмого буферного элемента и с четвертым входом первого отдельного элемента И 19 Вход 37 вл етс третьим входом управлени счетчика и соединен с вторым входом четвертого буферного элемента 29, с вторым входом седьмого буферного-элемента 30 и с третьим входом первого отдельного элемента И 19 Выходы 38 1-38.4 вл ютс информационными выходами счетчика и со единены с пр мыми выходами соответствующих 1К-триггеров 1.1-1.4 Выход 39 вл етс выходом контрол счетчика и соединен с выходом п того элемента ИЛИ 23. Выход 40 вл етс выходомкаскадировани

счетчика и соединен с выходом четвертого элемента ИЛИ 22, Выходы элементов И 2.1-2.4 соединены с (-входами соответствующих IK-триггеров 1.1-1.4. Выходы элементов И 3.1-3.4 соединены с К-входами соответствующих IK-триггеров 1.1-1 4 Выход каждого из элементов ИЛИ 4.1-4.4 соединен с вторым входом соответствующего элемента И 2.1-2.4 и с первым входом соответствующего элемента И 3.1-3.4. Выход каждого из элементов И-НЕ 5.1-5.4 соединен с первым входом соответствующего элемента И 2.1-2.4. Выход каждого из элементов И-НЕ 6.1-6.4 соединен с вторым входом соответствующего элемента И 3.1- 3.4 и с вторым входом соответствующего элемента И-НЕ 5.1-5,4. Выход каждого из элементов И 7.1-7.3 соединен с первым входом соответствующего элемента ИЛИ 4.1- 4.3. Выход элемента И 9 соединен с третьим входом элемента ИЛИ 4.2 Выходы элемента И 10 и элемента И 11 соедиены с входами третьего элемента ИЛИ 12. выход которого соединен с третьим входом элемента ИЛИ 4.3. Выходы элемента И 13 и элемента И 14 соединение входами второго элемента ИЛИ 15, выход которого соединен с первым входом элемента ИЛИ 4.4 Выходы элемента И 16 и элемента И 17 соединены с входами элемента ИЛИ 18 выход которого соединен с третьим входом элемента ИЛИ 4 4 Выходы отдельных элементов И 19 20 и 21 соединены с входами четвертого элемента ИЛИ

22 Выходы шестых элементов И 8.1-8.4 соединены с входами п того элемента ИЛИ 23. Пр мой выход К-триггера 1.1 соединен с первым входом элемента И 8.1, с вторым

входом элемента И 7.2, с вторым входом элемента И 9, с вторым входом элемента И 7.3, с вторым входом элемента И 11, с вторым входом элемента И 13, с вторым входом элемента И 14, с вторым входом элемента И

0 19 и с вторым входом элемента И 21. Инверсный выход IK-триггера 1.1 соединен с п тым входом элемента И 10. Пр мой выход IK-триггера 1.2 соединен с первым входом элемента И 8.2, с вторым входом элемента

5 И 8.1, с третьим входом элемента И 7.3, с третьим входом элемента И 10, с третьим входом элемента И 13, с четвертым входом элемента И 16 и с вторым входом элемента И 20. Инверсный выход К-триггера 1.2 сое0 динен с вторым входом элемента И 7.1, с четвертым входом элемента И 11 и с вторым входом элемента И 17. Пр мой выход IK- триггера 1.3 соединен с первым входом элемента И 8.3 с вторым входом элемента И 8.2,

5 с п тым входом элемента И 11, с четвертым входом элемента И 13, с третьим входом элемента И 17 и с третьим входом элемента И 21. Инверсный выход IK-триггера 1.3 соединен с третьим входом элемента И 9, с

0 вторым входом элемента И 10 и с вторым входом элемента И 16. Пр мой выход IK- триггера 1.4 соединен с первым входом элемента И 8.4, с вторым входом элемента И

8.3,с третьим входом элемента И 14,стреть- 5 им входом элемента И 16, с первым входом

элемента И 19 и с первым входом элемента И 20. Инверсный выход IK-триггера 1.4 соединен с третьим входом элемента И 7.2, с четвертым входом элемента И 10, с третьим

0 входом элемента И 11 и с четвертым входом элемента И 17. Выход первого буферного элемента 24 соединен с первыми входами элементов И-НЕ 5.1-5.4, с вторыми входами элементов ИЛИ 4.1-4.4 с вторыми вхо5 дами элементов И-НЕ 6.1-6.4. Выход второго буферного элемента 25 соединен с входами синхронизации IK-триггеров 1.11 .4.Выход п того буферного элемента 26 соединен с входом шестого буферного эле0 мента, с вторым входом элемента И 8.4, с четвертым входом элемента И 21. Выход шестого буферного элемента 27 соединен с п тым входом элемента И 16 и с четвертым входом элемента И 17. Выход третьего бу5 ферного элемента 28 соединен с R-входами триггеров 1,1-1.4. Выход четвертого буферного элемента 29 соединен с третьим входом элемента ИЛИ 4,1, с первыми входами элементов И 7.2, 7.3 и с первыми входами элементов И 13 и 14, Выход седьмого буферного элемента 30 соединен с первым входом элемента И 7.1, с первым входом элемента И 9, с первыми входами элементов И 10, 11, 16 и 17, с третьим входом элемента И 20 и с первым входом элемента И 21.

Синхронный дес тичный счетчик работает следующим образом.

Подачей высокого уровн на вход 35 установки нул устройство приводитс в исходное нулевое состо ние сигналом с выхода буферного элемента 28 на R-входы IK-триггеров 1.1-1.4.

Сигналы на управл ющих входах 31, 36 и 37 определ ют режимы работы устройства .

Режим записи выбираетс подачей низкого уровн сигнала на вход 31 первого буферного элемента 24. В этом режиме состо ние входов 36 и 37 безразлично. Режимы работы IK-триггеров 1.1-1.4 определ ютс сигналами на информационных входах 32.1-32.4. Сигналы с этих входов поступают на первые входы элементов И-НЕ 6.1-6.4. На первых входах элементов И-НЕ 5.1-5.4, на вторых входах элементов И-НЕ 6.1-6.4 и на вторых входах элементов ИЛИ 4.1-4.4 присутствует единичный (высокий уровень) сигнал с выхода буферного элемента 24. Поэтому на втором входе элементов И 2.1-2.4 и первом входе элементов И 3.1-3.4 присутствует высокий уровень. Допустим, что в первый разр д устройства необходимо записать логический нуль (низкий уровень ), поступающий по входу 32.1. В этом случаема выходе элемента И-НЕ 6.1 присутствует единичный сигнал. Следовательно, на выходе элемента И 3.1 также по витс высокий уровень. В то же врем высокий уровень сигнала с выхода элемента И-НЕ 6.1 поступает на второй вход элемента И- НЕ 5.1 и на его выходе по витс низкий уровень. Следовательно, на выходе элемента И 2.1 будет низкий уровень сигнала. Таким образом, на 1-входе IK-триггера 1,1 - низкий, а на К-входе IK-триггера 1.1 - высокий уровни сигнала. Вход I вл етс входом синхронной записи единицы,а вход К - входом записи нул IK-триггеров. Следовательно , в IK-триггер 1.1 запишетс низкий уровень при поступлении синхросигнала на вход 33. Допустим, что в первый разр д устройства необходимо записать логическую единицу (высокий уровень), поступающий по входу 32.1. В этом случае на выходе элемента И-НЕ 6.1 присутствует низкий уровень. На выходе элемента И-НЕ 5.1 высокий уровень сигнала. На выходе элемента И 3.1 - низкий, а на выходе элемента И 2.1 - высокий уровни сигнала, и IK-триггер находитс в режиме записи единицы. Остальные

разр ды устройства работают аналогично,Вторым режимом устройства вл етс

режим дес тичного счета. Дл выбора этого режима на управл ющие входы 31 и 36

подаетс высокий уровень сигнала. При

отдельном использовании четырезхразр дного счетчика на вход 37 необходима подача

высокого уровн . Единичный сигнал с выхо0 да буферного элемента 29 поступает на вход элемента ИЛИ 4.1, а с выхода последнего - на входы элементов И 2.1 и 3.1. Поскольку на входе 31 присутствует высокий уровень сигнала, то с выхода буферного элемента 24

5 низкий уровень сигнала блокирует элементы И-НЕ 5.1-5.4 и 6.1-6.4, на выходах которых по в тс высокие уровни сигнала. Таким образом, поскольку на входах элементов И 2.1 и 3.1 присутствуют высокие

0 уровни, то IK-триггер 1.1 будет находитьс в счетном режиме. Режим работы IK-триггера 1.2 будет определ тьс только состо нием IK-триггера 1.1, сигнал с пр мого выхода которого поступает на второй вход элемента

5 И 7.2 и через элемент ИЛИ 4.2 на входы элементов И 2.2 и 3.2. На выходах этих элементов будет присутствовать высокий уровень , а значит IK-триггер 1.2 будет находитьс в счетном режиме только в том

0 случае, когда I К-тригг.ер 1.1 содержит единицу . Это условие нарушаетс по достижении устройством состо ни , предшествующего последнему, т.е. когда в счетчик запишетс код 1000 (8ю). Сигнал низкого уровн с ин5 версного выхода I К-триггера 1.4 поступит на третий вход элемента И 7.2 и блокирует его, В этом случае IK-триггер 1.2 будет находитьс в режиме хранени , обусловленного низким уровнем на его I и К-входах. Состо ние

0 IК-триггера 1.3 определ етс сигналами IK- триггеров 1.1 и 1.2, поступающими на второй и третий входы элемента 7.3 соответственно. При единичном состо нии ГК-триггеров 1.1 и 1.2 IK-триггер 1.3 будет

5 находитьс в счетном режиме, а в остальных случа х - в режиме хранени . Состо ние IK-триггера 1.4 определ етс сочетани ми сигналов с выходов IK-триггеров 1.1-1.3 и своим состо нием в предыдущий момент

0 времени. Сигналы с выходов IK-триггеров 1.2 и 1,3 поступают на третий и четвертый входы элемента И 13, на второй вход которого поступает сигнал с выхода I К-триггера 1.1, который также подаетс на второй вход

5 элемента И 14, на третий вход которого подаетс сигнал с выхода IK-триггера 1.4. Таким образом, счетный режим IK-триггера 1.4 определ етс двум сочетани ми сигналов. До достижени счетчиком состо ни 1000 (8ю) счетный режим IK-триггера 1.4 определ етс единичными состо ни ми IK-ттриггеров 1.1-1.3, а при достижении последнего состо ни 1001 (9ю) IK-триггеров 1.1 и 1.4. В этом состо нии нетрудно убедитьс , что IK-триггеры 1.2 и 1.3 наход тс в режиме хранени . Так как 1К-триггеры 1.1 и 1.4 наход тс в счетном режиме, то дес тый счетный сигнал установит счетчик в исходное нулевое состо ние. По достижении счетчиком состо ни 1001 на первом и втором входах отдельного элемента И 19 единичные сигналы с выходов IK-триггеров 1,4 и 1.1. На четвертом входе элемента И 19 единичный сигнал с входа 36, а на третьем входе элемента И 19 с входа 37. Следовательно, на входе элемента ИЛИ 22 единичный сигнал , поступающий на вход 37 следующего счетчика при каскадировании, и разрешающий счет (см. фиг.2).

Третьим режимом устройства вл етс режим самоконтрол или режим счета в фи- боначчиевой системе исчислени .

Дл выбора этого режима на управл ющий вход 36 подаетс низкий уровень сигнала . Состо ние входа 37 при отдельно используемом устройстве - единичное, такое же состо ние и на входе 34.

При подаче низкого уровн на вход 36 буферный элемент 29 блокирован. Следовательно , блокированы элементы И 7.2, 7.3, 13 и 14. Нулевой сигнал с входа 36 поступает на инвертирующий вход буферного элемента 30, и поскольку на другом входе этого элемента присутствует единичный сигнал, то на выходе элемента 30 по вл етс единичный сигнал, который поступает на первые входы элементов И 7.1, 9, 10, 11, 16, 17, 21 и третий вход элемента И 20.

В этом режиме рашгы состо ни I К-триггеров 1.1 и 1.2 будут определ тьс сигналами с выходов элементов И 7.1 и 9, поступающими на входы элементов ИЛИ 4.1 и 4.2, а состо ни IK-триггеров 1.3 и 1.4 -с элементов И 10, 11 и 16, 17, поступающими на входы элемента ИЛИ 12 и 18, с выходов которых сигналы поступают на третьи входы элементов ИЛИ 4.3 и 4.4. Т.е. режимы работы IK-триггеров определ ютс состо ни ми каждого последующего IK-триггера подачей сигнала с инверсного выхода на вход соответствующего элемента И предыдущего разр да. Так, режим работы IK-триггера 1.1 определ етс сигналом с инверсного выхода 1К-триггера 1.2, поступающего на второй вход элемента И 7.1. Режим работы IK-триггера 1.2 - сигналом с инверсного выхода IK-триггера 1.3, поступающего на третий вход элемента И 9. Режим работы IK-триггера 1.2 определ етс также сигнапом с пр мого выхода IK-триггера 1.1, поступающего на второй вход элемента И 9.

Режим работы IK-триггеров 1.3 и 1.4 определ етс на основании логического урав- нени :

дл произвольного р

li Ki Qi+pA...AQ j+i(QjAQMAQ ,-2Л... Qi-p-iVQiA AQi-iAQi-#...AQ,.p-i)(1)

дл описываемого устройства при фор- 0 мула приобретает.вид

IгККЫ (0,ЛО i-iAQj-2+QiAQi-i AQ ,2), (2) где Qi -.состо ние 1-го разр да в момент времени tn.

Дл IK-триггера 1.4 сигнал QM поступа- 5 ет с входа 34 через буферные элементы 26 и 27.

На входы элемента И 16 сигналы поступают соответственно с инверсного выхода IK-триггерз 1.3, с пр мого выхода IK-тригге- 0 ра 1.4, с пр мого выхода IK-триггера 1.2, с буферного элемента 27, На входы элемента И 10 сигналы поступают соответственно с инверсного выхода IK-триггера 1.3, с пр мого выхода IK-триггера 1.2, с инверсного вы- 5 хода IK-триггера 1.4. На входы элемента И

IIсигналы поступают соответственно с пр мого выхода IK-триггера 1.1, с инверсного выхода IK-триггера 1.4, с инверсного выхода IK-триггера 1.2 и с

0 пр мого выхода IK-триггера 1.3. Отличительной особенностью работы счетчика в этом режиме вл етс то, что в произвольный момент времени два подр д идущих разр да (в общем случае р+1) могут содер5 жать только один единичный разр д, т.е. счетчик в основании системы исчислени использует минимальную форму р-кодов Фибоначчи.

В исходном состо нии все триггеры

0 содержат нули. На выходе элемента И 7.1 присутствует единичный сигнал, обусловленный единичным сигналом с инверсного выхода IK-триггера 1.2. Элемент И 9 блокирован нулевым сигналом с пр мого

5 выхода IK-триггера 1.1. Элементы И 10, 11 и 16, 17 блокированы нулевыми сигналами с выходов IK-триггеров 1.2 и 1,3. Таким образом , первый синхросигнал установит в единичное состо ние IK-триггер 1.1. На входе

0 элемента И 7.2 и, следовательно, на его выходе и на I- и К-входах IK-триггера 1.2 по витс единичный сигнал, и этот триггер перейдет в режим счетного триггера. Режимы остальных триггеров не мен ютс . Вто5 рой синхросигнал в счетчик запишет код 0010. На основании логического уравнени (2) и описанных выше св зей IK-триггер 1,3 будет находитьс в режиме счетного триггера перед приходом третьего синхросигнала, поскольку на выходе элемента И 10 будет

присутствовать единичный сигнал, который через элементы ИЛИ 12 и 4.3 и элементы И

2.3и 3.3 поступит на 1-й К-входы 1К-триггера 1.3. Третий синхросигнал в счетчик запишет код 0100. Режим IK-триггера 1.1 аналогичен режиму в первом такте. На основании уравнени (2) остальные триггеры .4 будут находитьс в режиме хранени , так как QI з 0 и QI 2 0. Соответственно на выходах элементов И 10,11 и 16, 17-нулевые сигналы и, следовательно, на I- и К-входах IK-триггеров 1.2-1.4 нули. Четвертый синхросигнал запишет в счетчик код 0101. Перед приходом п того синхросигнала IK-тригге- ры 1.1 и 1.3 наход тс в счетном режиме, а 1 К-триггер 1.2 в режиме хранени , так как QI з 0, элемент И 9 блокирован и на его выходе нулевой сигнал. На выходе элемента И 11 единичный сигнал, так как на его входах присутствуют единичные сигналы, т.е. QI 1 1. Qi,.Qi4 1 nQi2 1. iK-триггер

1.4также находитс в счетном режиме, так как на выходе буферного элемента 27 присутствует единичный сигнал; Ch A 1 с инверсного выхода IK-триггера 1.4, Сиз 1 с пр мого выхода IK-триггера 1.3 и Qi2 1с инверсного выхода IK-триггера 1.2. Таким образом, на входах элемента И 17 присутствуют единичные сигналы и, следовательно, этот сигнал через элементы ИЛИ 18 и 4.4 и элементы И 2.4 и 3.4 поступает на I- и К-входы IK-триггера 1.4. П тый синхросигнал запишет в счетчик код 1000. В дальнейшем работа счетчика аналогична описанному выше и продолжаетс до состо ни 1010. Так как перед приходом последнего синхросигнала IK-триггеры 1.1 и 1.3 наход тс в режиме хранени , а IK-триггеры 1.2 и 1.4 - в счетном режиме, то последний синхросигнал приведет счетчик в исходное состо ние . Таким образом, имеем счетчик в 1-м коде Фибоначчи с коэффициентом пересчета М р (п+р+1) 8. По достижении счетчиком состо ни 1010 на входах элемента И 20 присутствуют единичные сигналы с выходов IK-триггеров 1.2 и 1.4. На выходе элемента И 20 и на выходе элемента ИЛИ 22 единичный сигнал. При каскадировании на вход 3 следующего каскада поступит единичный сигнал и разрешит его работу.

Следующий синхросигнал установит в единичное состо ние IK-триггер 1.1 следующего каскада, и сигнал низкого уровн поступает на вход 34 предыдущего каскада. Элементы И 16 и 17 этого каскада оказываютс блокированными и до окончани счета IK-триггера 1.4 будут находитьс в режиме хранени . В этом случае предыдущий каскад может достигнуть только состо ни 0101, после чего следующим синхросигналом установитс в исходное состо ние. При единичном сигнале на входе 34 на выходе

буферного элемента 26 также единичный сигнал. Элемент И 13 разблокирован и при состо нии 0101 на его входах будут присутствовать единичные сигналы с выходов IK-триггеров 1.1 и 1.3. На выходе элемента

И 21 и на выходе элемента ИЛИ 22 единичный сигнал. Таким образом, обеспечиваетс каскадирование. В режиме счета в минимальной форме кода Фибоначчи возможно обнаружение ошибок по признаку нарушени минимальной формы. Сигналы с пр мых выходов IK-триггеров 1.1-1.4 поступают на первые входы соответствующих элементов И 8.1-8.4, На вторые входы элементов И 8.1-8.3 поступают сигналы с пр мых выходов IK-триггеров 1.2-1.4. На второй вход элемента И 8 4 сигнал поступает с выхода буферного элемента 26, на вход которого поступает сигнал с пр мого выхода 38.1 младшего разр да (К-триггера 1.1 следующего каскада (см. фиг.2). Выходной сигнал элемента ИЛИ 23 формирует сигнал по уравнению п

Qt V. QI A Q.-M.(3)

При наличии двух единиц подр д на 1-м

и (Ы)-м или (1+1)-м и i-м разр дах на выходе 39 элемента ИЛИ 23 по витс единичный сигнал, свидетельствующий об ошибке. При каскадировании каждый выход 39 может быть использован дл контрол каждого каскада , тогда ошибкообнаружительна способность одного каскада равна

16 -8 по. -те 100 Ј po 2 - n+P+i):100%

50%.

Выход 39 также может быть использован как общий контрольный выход при объединении в монтажное ИЛИ. Тогда ошибкообнаружительна способность, например , четырехкаскадного счетчика (16 разр дов) равна

рп ).

Таким образом, удаетс обеспечить режим счета в фибоначчиевой системе исчислени , позвол ющей относительно просто обнаруживать ошибки в процессе счета, если счет ведетс в кодах Фибоначчи, или

Claims

позвол ет тестировать при работе в двоичной или дес тичной системе исчислени . Формула изобретени Синхронный дес тичный счетчик, содержащий в каждом разр де IK-триггер,

первый и второй элементы И, первый и второй элементы И-НЕ,1 элемент ИЛИ, второй и третий разр ды содержат третий элемент И, выход которого соединен с первым вводом элемента ИЛИ, четвертый разр д содержит четвертый и п тый элементы И, выходы которых соединены с входами второго элемента ИЛИ, выход которого соединен с первым входом первого элемента ИЛИ, причем з каждом разр де выход второго элемента И-НЕ соединен с вторыми входами первого элемента И-НЕ и второго элемента И, выход первого элемента И-НЕ соединен с первым входом первого элемента И, выход элемента ИЛИ соединен с вторым и первым входами соответственно первого и второго элементов И, выходы которых соединены соответственно с - и К- входами IK-триггера, первые входы первых элементов И-НЕ, вторые входы вторых элементов И-НЕ и вторые входы элементов ИЛИ всех разр дов объединены и соединены с выходом первого буферного элемента, вход которого вл етс первым входом управлени счетчика, первый вход второго элемента И-НЕ каждого разр да соединен с соответствующим информационным входом счетчика, вход синхронизации которого соединен с входом второго буферного элемента , выход которого соединен с входом синхронизации IK-триггеров всех разр дов, входы установки нул которого объединены и соединены с выходом третьего буферного элемента, вход которого вл етс входом установки нул , второй и третий входы управлени которого соединены с входом четвертого буферного элемента, выход которого соединен с третьим входом первого элемента ИЛИ первого разр да, с первым входом третьих элементов И второго и третьего разр дов,с первыми входами четвертого и п того элементов И, пр мой выход IK-триггера первого разр да соединен с вторыми входами третьих элементов И второго и третьего разр дов, с вторыми входами четвертого и п того элементов И четвертого разр да и с вторым входом отдельного элемента И, третий вход которого соединен с вторым входом четвертого буферного элемента, пр мой выход IK-триггера второго разр да соединен с третьим входом третьего элемента И третьего разр да , с третьим входом четвертого элемента И четвертого разр да, пр мой выход IK-триггера третьего разр да соединен с четвертым входом четвертого элемента И четвертого разр да, пр мой выход IK-триггера четвертого разр да соединен с третьим входом п того элемента И четвертого разр да и с первым входом отдельного элемента И, инвернсный выход IK-триггера четвертого разр да соединен с третьим входом третьего элемента И второго разр да, пр мые выходы IK-триггеров всех разр дов вл ютс информационными выходами счетчика, отличающийс тем, что, с целью расширени функцинальных возможностей за счет встроенного функционально0 го контрол , в каждый разр д введены шестой элемент И, первый вход которого соединен с пр мым выходом соответствующего IK-триггера, второй вход - с пр мым выходом IK-триггера следующего разр да,

5 в первый разр д дополнительно введен третий элемент И, выход которого соединен с первым входом элемента ИЛИ, во второй разр д введен седьмой элемент И, выход которого соединен с третьим входом эле0 мента ИЛИ, в третий и четвертый разр ды введены восьмой и дев тый элементы И, выходы которых соединены с третьим элементом ИЛИ, выход которого соединен с третьим входом первого элемента ИЛИ со5 ответствующего разр да, кроме того, в счетчик введены п тый, шестой и седьмой буферные элементы, второй и третий отдельные элементы И, четвертый и п тый элементы ИЛИ, пр мой выход IK-триггера

0 первого разр да соединен с вторым входом седьмого элемента И второго разр да, с вторым входом дев того элемента И третьего разр да и вторым входом третьего отдельного элемента И, инверсный выход IK-триг5 гера первого разр да соединен с п тым входом восьмого элемента И третьего разр да , пр мой выход IK-триггера второго разр да соединен с третьим входом восьмого элемента И третьего разр да, с четвертым

0 входом восьмого элемента И четвертого разр да и с вторым входом второго отдельного элемента И, инверсный выход IK-триггера второго разр да соединен с вторым входом третьего элемента И первого разр 5 да, с четвертым входом дев того элемента И третьего разр да и с вторым входом дев того элемента И четвертого разр да, пр мой выход IK-триггера третьего разр да соединен с п тым входом дев того элемен0 та И третьего разр да, с третьим входом дев того элемента И четвертого разр да и с третьим входом третьего отдельного элемента И, инверсный выход третьего IK-триггера третьего разр да соединен с третьим

5 входом седьмого элемента И второго разр да , с вторым входом восьмого элемента И третьего разр да, с вторым входом восьмого элемента И четвертого разр да, пр мой выход IK-триггера четвертого разр да соединен с третьим входом восьмого элемента

I/I четвертого разр да и с первым входом второго отдельного элемента И, инверсный выход IK-триггера четвертого разр да соединен с третьим входом третьего элемента И второго разр да, с четвертым входом восьмого элемента И и с третьим входом дев того элемента И третьего разр да, с четвертым входом дев того элемента И четвертого разр да, выходы шестых элементов И всех разр дов соединены с соответствую- щими входами п того элемента ИЛИ, выход которого вл етс выходом контрол счета устройства, вход каскадировани которого соединен с п тым буферным элементом, выход которого соединен с вторым входом ше- стого элемента И четвертого разр да, с четвертым входом третьего отдельного элемента И, с входом шестого буферного элемента , выход которого соединен с п тым входом восьмого и дев теу-о элементов И

четвертого разр да, первый вход четвертого буферного элемента соединен с четвертым входом первого отдельного элемента И и с первым входом седьмого буферного элемента, второй вход четвертого буферного элемента соединен с вторым входом седьмого буферного элемента, выход которого соединен с первым входом третьего элемента И первого разр да, с первым входом седьмого элемента И второго разр да , с первым входом восьмого и дев того элементов И третьего и четвертого разр дов, с третьим входом второго отдельного элемента И и первым входом третьего отдельного элемента И, выходы отдельных элементов И соединены с соответствующими входами четвертого элемента ИЛИ, выход которого вл етс выходом каскадировани .