SU1130860A1 - Устройство дл делени - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ, содержащее коммутатор, счетчик делимого , многодекадный счетчик делител , блок фиксации окончани  делени , блок задани  кода делител , счетчик частного, причем информационный вход KOMMytaTopa соединен с тактовым входом устройства, а выходы соединены с входами разр дов счет-, чика делимого, выход которого подключен к входу блока фиксации окончани  делени , отличающеес  тем, что, с целью упрощени  устройства, вычитающие входы декад многодекадного счетчика делител  подключены к выходам коммутатора, а установочные входы декгщ многодекадного счетчика делител  подключены к выходам блока задани  кода делител , поразр дные выходы многодекадного счетчика делител  подключены к управл ющим входам ком3 мутатора, выход старшего разр да многодекадного счетчика делител  соединен с входом разрешени  записи многодекадного счетчика делител  -и с входом счетчика частного.

Description

00

о

00 О)

Изобретение относитс  к вычислительной технике -и может быть использовано в цифровых приборах дл  обработки результатов измерений, например , в составе Автоматических систем управлени  и контрол .

Известно устройство дл  делени , содержащее регистр делимого, регистр делител , буферный регистр, ключ, входы которого подключены к первым выходам регистра делител  и буферного регистра соответственно, выход ключа подключен к входу счетчика частного и счетному входу триггера, блок фиксации окончани  делени , вход которого подключен к выходу регистра делимого, распределитель импульсов , элемент ИЛИ и две группы поразр дных элементов И, последовательно соединенных один с другим 1J

Недостатками такого устройства  вл ютс  малое быстродействие и низка  точность, св занна  с возникновением сбоев при наличии в делителе нескольких наход щихс  р дом нулей.

Наиболее,близким по технической сущности к изобретению  вл етс  устройств9 дл  делени , которое содержит коммутатор тактовых импульсов , счетчик делимого, блок фиксации окончани  делени , счетчик делител , блок задани  кода делител , счетчик частного и блок сравнени , состо щий из поразр дных узлов сравнени  C2J.

Известное устройство обладает более высоким быстродействием, что достигаетс  уменьшением числа счетных импульсов, необходимых дл  выполнени  одного цикла вЬиитани , рав кого суммарному времени задерлу«и распространени  сигналов в устройстве , определ ющегос  временной задержкой сигналов в блоке сравнени , обладающем наинизшим быстродействием по сравнению с другими структурными элементами устройства. Поэтому быстродействие известного устройства дл  делени  ограничиваетс  инерционностью вход щего в него блока сравнени  .

Цель изобретени  - упрощение устройства и повышение его быстродействи .

Поставленна  цель достигаетс  тем, что в устройстве дл  делени , содержащем коммутатор, счетчик делимого , блок фиксации окончани  делени , блок задани , кода делител , многодекадный счетчик делител , счетчик частного, причем информационный вход коммутатора соединен с тактовым входом устройства, а выходы соединены с входами разр дов счетчика делимого , выход которого подключен к входу блока фиксации окончани  делени , вычитающие входы декад.многодекадного счетчика делител  подключены к выходам коммутатора, установочные входы декад многодекадного счетчика делител  подключены к выходам блока задани  кода делител , поразр дные выходы многодекадного счетчика делител  подключены к управл ющим входам коммутатора, выход старшего разр да многодекадного счетчика делител  соединен с входом разрешени  записи многодекадного счетчика делител  и с входом счетчика частного.

На чертеже приведена функциональна  схема устройства.

Устройство дл  делени  содержит тактовый вход 1, коммутатор 2, счетчик 3 делимого, блок 4 фиксации окончани  делени , многодекадный счетчик 5 делител , блок 6 задани  кода делител  и счетчик 7 частного.

Коммутатор 2 состоит из нескольких , по числу разр дов, Р -триггеров 8-10 и стольких же элементов И 11-13, причем вход R первого (младшего ) триггера 8 соединен с входом S второго триггера 9, вход R второго триггера 9 - с входом 5 третьего и так далее, а вход Е последнего (старшего) триггера соединен с входом S первого триггера. Выходы триггеров подключены к первым входам элементов И, вторые входы которых объединены и  вл ютс  входом коммутатора , а R-входы триггеров  вл ютс  управл ющими входами коммутатора 2,. которые подключены к поразр дным выходам О многодекадного счетчика 5 делител . Выход счетчика 3 подключен к блоку 4 фиксации окончани  делени . Установочные входы многодекадного счетчика 5 соединены с блоком 6 задани  кода делител . Старший поразр дный выход О многодекадного счетчика 5 делител  подключен к входу разрешени  записи этого же счетчика и к входу счетчика 7 частного, с которого снимаетс  результат делени .

3 n

Устройство работает следующим образом.

В момент запуска устройства в счетчик 5 записываетс  код делител  с блока 6 задани  кода делител . Тактовые импульсы с входа 1 поступают на поразр дные входы счетчика.3 делимого и многодекадного счетчика 5 делител  через коммутатор 2. При этом тактовые импульсы проход т на выход того элемента И 11-13, соответствующий которому триггер 8-10 находитс  в состо нии логической 1V Например, тактовые импульсы поступают с выхода элемента 11 на входы первых разр дов счетчиков 3 и 5, которые работают в режиме вычитани . . Процесс продолжаетс  до обнулени  первого разр да счетчика. 5. В этот момент на первом выходе счетчика 5 по витс  сигнал, переключающий триггер 9 в состо ние О, а триггер 10, в состо ние 1. После этого тактовые импульсы проход т на вторые входы счетчиков 3 и 5. Так. устройство работает до тех пор, пока старший фазр д счетчика 5 не будет равен О. По сигналу с выхода старшего разр да счетчика 5 коммутатор вновь подключает к тактовому входу 1 первые разр ды счетчиков 3 и 5, в счетчик 5 еще раз переписываетс  код делител  из блока задани  кода делител , и в счетчик 7 частного записьшаетс  1. На этом один цикл вычитани  операции делени  заканчиваетс , и начинаетс  второй аналогичный цикл. Операци  делени  заканчиваетс  после того, как счетчик 3 делимого достигает состо ни  О, которое фиксируетс  блоком 4.

В случае, когда один из разр дов делител  равен нулю, устройство

0.

работает следующим образом. После обнулени  предьщущего, не равного нулю разр да счетчика делител ,. ; триггер следующего .разр да, н.апример 10, переключаетс  в состо ние 1. Соответствующийэтому триггеру элемент И 13 пропускает фронт тактового импульса с входа 1 на вход счетчика 5. Поскольку соответствующий разр д счетчика 5 равен нулю, то на его выходе -$ О одновременно с фронтом .тактового импульса (если пренебречь временем распространени ) по вл етс  сигнал, который переключает триггер 10 в состо ние О, а триггер 11 - в состо ние 1. Если и следующий разр д кода делител  равен нулю, то триггер 11 возвращаетс  в состо ние О. При этом счетчик 3 не должен срабатывать от импульсов , длительность которых меньще длительности тактовых импульсов. Предлагаемое устройство позвол -; ет производить операцию делени  в

произвольной форме счислени : шестнадцатиричной , дес тичной и другие в зависимости от конструкции примен емых блоков.

Многодекадный счетчик делител 

используетс  в режиме вычитани  и в нем задействованы входы параллель-;ной записи информации и выходы переполнени  О. Это существенно упрощае.т устройство и значительно

уменьшает врем  задержки распространени  тактовых импульсов от тактог вого входы устройства до управл ющий входов коммутатора.

Таким образом, предлагаемое устройство  вл етс  более простым по сравнению с известными устройствами и обладает более высоким быстродействием .

Claims (1)

1. УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ, содержащее коммутатор, счетчик делимого, многодекадный счетчик делителя, блок фиксации окончания деления, блок задания кода делителя, счетчик частного, причем информационный вход коммутатора соединен с тактовым входом устройства, а выходы соединены с входами разрядов счет-, чика делимого, выход которого подключен к входу блока фиксации окончания деления, отличающееся тем, что, с целью упрощения устройства, вычитающие входы декад многодекадного счетчика делителя подключены к выходам коммутатора, а установочные входы декад многодекадного счетчика делителя подключены к выходам блока задания кода делителя, поразрядные выходы многодекадного счетчика делителя подключены к управляющим входам коммутатора, выход старшего разряда § многодекадного счетчика делителя соединен с входом разрешения записи [V многодекадного счетчика делителя -и с |< входом счетчика частного. |*

   О е

   1 1130860 2