Изобретение относитс к вычислительной технике и может быть исполь зовано дл обработки результатов измерений в составе автоматических систем управлени и контрол . Известно устройство дл делени , содержащее коммутатор, счетчик делимого ,, блок задани кода делител , буферный счетик, блок фиксации окон чани делени , блок сравнени и счетчик частного Ш . Наиболее близким к изобретению по технической сущности вл етс устройствр дл делени , содержащее коммутатор импульсов, счетчик делим го, счетчик частного, бло1 задани кода делител , блок сравнени , СОСТОЯ1ЦИЙ из п поразр дных узлов сравнени (п - число разр дов делител ) , блок фиксации окончани делени , первый и второй,элементы ИЛИ элемент задержки, счетчик и п элементов пам ти, причем информационны вход коммутатора импульсов соединен с тактовым входом устройства, а выходы соединены с соответствующими . разр дными входами счетчика делимого и входами первого элемента ИЛИ, выход счетчика делимого соединен с входом блока фиксации окончани делени , входы первой группы блока сравнени соединены с соответствующими разр дными вьЬсодами блока задани кода делител , выход первого элемента ИЛИ соединен со счетным входом счетчика, вход установки в ноль которого соединен с выходом второго элемента ИЛИ, разр дные выходы счетчика сответственно соединены с входами второй группы блока сравнени , выходы которого соединен соответственно с первыми входами элементов пам ти, вторые входы кото рых объединены .и соединены с выходом элемента задержки, вь1ход i-ro элемента пам ти (, 2, ...,п) соединен с входо (i + разр да , третьей группы блока сравнени , i-M входом второго элемента ИЛИ и с i-M управл ющим входом коммутатора импульсов, выход п-го элемента пам ти соединен с входом счетчика частн го и входом элемента задержки Недостатком известных устройств вл етс их невысокое быстродейств Цель изобретени - повышение быстродействи устройства. Поставленна цель достигаетс тем, что в устройство, содержащее блок задани кода делител ,счетчик делимого, счетчик .частного,, триггер, установочный вход которого соединен с выходом счетчика делимого, введены по числу разр дов делител преобразователи параллельного кода в .последовательный и кодовый распределитель импульсов, содерж.ащий элемент И, три элемента ИЛИ, счетчик и дешифратор , информационные входы которого подключены к соответствук цим информационным выходам счетчика, а стробирующий вход - к счетному входу счетчика и к выходу элемента И, первый вход которого вл етс информационным входом кодового распределител импульсов,.а-второй его вход управл ющим , первый выход дешифратора вл етс первым выходом Кодового распределител игшульсов, второй и третий .выходы дешифратора соединены с входами первого элемента ИЛИ, четвертый , п тый, шестой и Седьмой выходы дешифратора подключены к входам второго элемента ШШ, выходы дешифратора с второго по дев тьй соединены с входами третьего элемента ИЛИ, выходы элементов ИЛИ вл ютс соответственно вторым, третьим и четвертым выходами кодового распределител импульсов, дес тый и одиннадцатый выходы дешифратора вл ютс соответ-, ственно п тым и шестым выходами рас ...пределител импульсов, причем информационный вход распределител импульсов подключен к тактовому входу устройства, управл к дий вход - к выходу триггера, первые четыре выхода кодового распределител импульсов соединены с информационными входами всех преобразователей параллельного кода в последовательный, управл кшще входы которых соединены с соответствующими разр дными выходами блока задани кода делител , выходы преобразователей параллельного кода в последовательный соединены с соответствующими входами счетчика делимого , управл ющий вход которого соединен с п тым выходом кодового распределител импульсов и со счетным входом счетчика частного, выход которого вл етс выходом устройства, установочный вход счетчика делимого подключен к шестому выходу кодового распределител импульсов, счетный вход триггера соединен с пусковым входом устройства. На фиг. 1 изображена структурна схема устройства дл делени А-разр дного д,ес тичного числа на 3-разр дноеJ на фиг. 2 - пример выполнен кодового распределител импульсов. Устройство дл делени (фиг. 1) содержит тактовый вход 1, пусковой вход 2, блок 3 задани кода делител , преобразователи 4.1, 4.2 и 4,3 параллельного кода в последовательный соответственно дл каждого разр ди делител , триггер 5, кодовый распределитель 6 импульсов, счетчик 7частного, счетчик 8 делимого. Блок 3 содержит счетчики9, счетчик 8содержит элементы ИЛИ 10, счетчик 11, триггеры 12, элементы И 13. Выходы блока 3 задани делител соединены с управл ющими входами преобразователей 4 параллельного кода в последовательный, информационные входы которьк соединены с выходами кодового распределител 6 импульсов, информационный вход последнего подключен к тактовому входу 1устройства, управл ющий вход к выходу триггера 5, счетный вход которого подключен к пусковому вход 2устройства, установочный вход триггера 5 соединен с выходом счетч ка 8 делимого, управл кщий вход которого подключен к п тому выходу кодового распределител 6 импульсов и счетному входу счетчика 7 частног установочный вход - к шестому выходу кодового распределител 6 импуль сов, выходы преобразователей 4 параллельного кода в последовательный подключены к соответствующим входам счетчика 8 делимого, два входа 14 и 15 блока 3 задани делител вл ютс информацион)Ш1ми входами устрой ства (дл записи значени -делител в последовательном коде по входу 14 и в параллельном коде с информацион ных шин.15 по сигналу Запись), выход счетчика 7 частного вл етс выходом устройства. Блок 3 задани кода делител может быть выполнен, например, в виде счетчиков 9.1, ..., 9.3 .(фиг.1 Счетный вход.счетчика 9.1 соединен с входом 14, на который информаци о значении делител вноситс в последовательном коде, поразр дные входы счетчиков 9.1, ..., 9.3 подключены к входу. 15 устройства на которьй информа1и1 поступает в параллельном коде и записьгоаетс сигналом по входу Запись, выход счетчика 9.1 соединен с счетным входом счетчика 9.2, выход счетчика 9.2 подключен к счетному входу счетчика 9.3. Преобразователи 4.1, ... 4.3 параллельного кода в последовательный служат дл поразр дного преобразовани параллельного двоично-дес тично о кода делител в последовательный и представл ют собой дл каждого двоично-дес тичного разр да делител четыре 2-входовых элемента И, выходы которых объединены по схеме ИЛИ. Кодовый распределитель 6 импульсов предназначен дл вьфаботки распределенных во времени последовательностей импульсов дл организации записи значени делител в счетчик В делимого в соответствии с заданными весами кода делител и, состоит (фиг. 2) из элемента И 16, счетчика 17, дешифратора 18 и элементов КПИ 19. 1 Первый и второй входы элемента И 16 вл ютс сигнальными и управл ющими входами кодового распределител 6 импульсов соответственно, выход элемента И 16 соединен с счетным входом счетчика 17 и стробирующим входом дешифратора 18, информационные входы которого подключены к соответствунлцим выходам счетчика, первый выход дешифратора 18 вл етс первым выходом кодового распределител 6 импульсов, выходы дешифрагора 18 соединены с соответствующими входами элементов ИЛИ 19, выходы элементов ИЛИ 19 вл ютс соответственно вторым, третьим и четвертым выходами распределител 6 импульсов, дес тый и одиннсщцатый выходы дешифратора 18 вл ютс п тым и шестым выходами распределител 6 импульсов соответственно i Счетчик 8 делимого (фиг. 1) предназначен дл записи значени делимого в последовательном или параллельном (не показано) коде и организации процесса делени . Счетчик 8 содержит элементы ИЛИ 10, декадные счетчики 11, триггеры 12, элементы И 13. Устройство работает следумчим образом. Поступающий по входу 2 сигнал (Пуск делени ) устанавливает триг гер 5 в единичное состо ние, сигнал с выхода которого запускает в рабо ту кодовый распределитель 6 импульс . При этом тактовые импульсы с вхо да 1 через элемент И 16 (фиг. 2) поступают на вход счетчика 17. Импульсные последовательности с выход распределител 6 поступают на инфор мационные входы преобразователей 4 кода, на других входах которых присутствуют управл ющие сигналы (разрешающие или запрещающие) с блока 3 задани кода делител . Преобразованный за один цикл работы распределител 6 импульсов блоками параллельный код в последовательный дл каждого разр да делител с выхода преобразователей 4 поступает на вычитающие входы соответствующих разр дов счетчика 8 делимого . За дев ть первых тактовых импульсов, поступающих на вход кодо вого распределител 6 импульсов, из значени делимого в счетчике 8 вычтетс значение делител . При переходе цикла вычитани в одном из . разр дов (или обоих) счетчика 8 (в счётчиках 11.1 и 11.2) значени через О, соответствующий триггер 12.1 и 12.2 запомнит этот переход, а импульсом с распределител 6 по шине Выход 5 на элементы И 13.1 и 13.2 на их выходах сформируетс счетный импульс заема из соответствующего следующего старшего разр да счетчика 8, импульсом по шине Выход 6 триггеры 12.1 и 12.2 уста нов тс в исходное нулевое состо ние . Таким образом, производитс 0 .6 одноразовое вычитание значени делител , хран щегос в блоке 3 из значени делимого в счетчике 8 за цикл работы распределител 6 импульсов , и один импульс по шине Выход 5 поступает на счетный вход счетчика 7 частного. Далее распределитель 6отрабатьшает второй цикл, третий и т.д. Процесс вычитани производитс до тех пор, пока не произойдет переход значени через О в счетчике 11.4,по сигналу с выхода которого триггер 5 установитс в состо ние О и запретит работу кодового распределител 6. На этом процесс делени закончитс и в счетчике 7 частного зафиксируетс значение результата делени двух чисел. При необходимости увеличени точности или уменьшени дискретности результата делени , нужно значение делимого в счетчике 8 записать с сдвигом на соответствующее количество разр дов в сторону старшине разр дов. Весь процесс делени производитс за га циклов работы распределител 6, независимо от значений (разр дности ) делимого и делител , т.е. за 12.m тактов, где m - результат делени . Таким образом, введение в предлагаемое устройство кодового распределител импульсов и поразр дных преобразователей параллельного кода в последовательньй позвол ет повысить быстродействие работы предлагаемого устройства по сравнению с известным )iK раз (К - количество разр дов делител ), например дл 4-разр дного делител в 3 раза.
тч
fpuz.Z