JPH04103223A - Ｂ８ｚｓ復号器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 Ｂ８ＺＳ復号器に関し、 遅延量を少なく出来るＢ８ＺＳ復号器の提供を目的とし
、 バイポーラ符号の正極データと負極データを入力し、Ｎ
ＲＺの多重したデータとバイポーラ則に違反したバイオ
レーションパルスを出力するデータ多重バイオレーショ
ンパルス出力回路と、該データ多重バイオレーションパ
ルス出力回路の多重データ出力に直列に接続され出力デ
ータを出力する、直列に接続されたアンド回路と４ビッ
トシフトレジスタよりなる論理回路と、 該データ多重バイオレーションパルス出力回路の出力の
多重データとバイオレーションパルスを入力し、該多重
データを該論理回路に入力しながら、該多重データがＢ
８ＺＳパターンであるかをチェックし、Ｂ８ＺＳパター
ンであれば該論理回路の該アンド回路の入力及び該４ビ
ットシフトレジスタのデータを０とするＢ８ＺＳパター
ンチェック手段とを有する構成とする。

〔産業上の利用分野〕

本発明は、復号するのに遅延の少ないＢ８ＺＳ復号器に
関する。

Ｂ８ＺＳ符号とは、バイポーラ符号伝送にて零連続を抑
圧するもので、Ｏが８個連続するブロックを取り出しＢ
ＯＯＯＶＢＯＶＢ　（但しＢはバイポーラ則パルス、■
はバイポーラバイオレーションパルス（以下バイオレー
ジジンパルスと称す）。

０はＯパルス〕とするものである。

〔従来の技術〕

第５図は従来例のＢ８ＺＳ復号器のブロック図、第６図
は第５図のタイムチャートであり、（Ａ）〜（Ｅ）は第
５図のａ　−ｅ点に対応している。

第６図（Ａ）（Ｂ）に示す如きバイポーラ符号の正極デ
ータと負極データがデータ多重バイオレーションパルス
出力回路１に入力すると、正極データと負極データは多
重化され、出力よりは第６図（Ｃ）に示す如きＮＲＺの
多重データと、（Ｄ）に示すバイオレーションパルスが
出力され、夫々８ビットシフトレジスタ３１．３０に入
力し、８ビットシフトレジスタ３１．３０夫々よりの８
ビツトの並列信号は順次Ｂ８ＺＳデコーダ３２に入力す
る。

Ｂ８ＺＳデコーダ３２では、この場合は、多重データの
２ビツト目より９ビツト目迄がＢ８ＺＳ符号であるので
、これが入力した時、Ｂ８ＺＳ符号と認定し、２ビツト
目より９ビツト目迄をオールＯとする復号をし、第６図
（Ｅ）に示す如く出力する。

〔発明が解決しようとする課題〕

しかしながら、Ｂ８ＺＳ符号が、８ビットシフトレジス
タ３０．３１に入力しながらＢ８ＺＳデコーダ３２にて
Ｂ８ＺＳ符号であるかを判定し、復号しているので、こ
こで８ビツト遅延となり、遅延量が多い問題点がある。

　本発明は、遅延量を少なく出来るＢ８ＺＳ復号器の提
供を目的としている。

がら、該多重データがＢ８ＺＳパターンであるかをチェ
ックし、Ｂ８ＺＳパターンであれば該論理回路２の該ア
ンド回路３０入力及び該４ビットシフトレジスタ４のデ
ータを０とするＢ８ＺＳパターンチェック手段５とを有
する構成とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

第１図に示す如く、バイポーラ符号の正極データと負極
データを入力し、ＮＲＺの多重したデータとバイポーラ
則に違反したバイオレーションパルスを出力するデータ
多重バイオレーションパルス出力回路１と、 該データ多重バイオレーションパルス出力回路１の多重
データ出力に直列に接続され出力データを出力する、直
列に接続されたアンド回路３と４ビットシフトレジスタ
４よりなる論理回路２と、該データ多重バイオレーショ
ンパルス出力回路ｌの出力の多重データとバイオレージ
ジンパルスを入力し、該多重データを該論理回路２に入
力しな〔作　用〕 本発明によれば、データ多重バイオレーションパルス出
力回路１の出力の多重データを、直列に接続されたアン
ド回路３と４ビットシフトレジスタ４よりなる論理回路
２に入力しながら、Ｂ８ＺＳパターンチェック手段５に
て、Ｂ８ＺＳ符号であるかをチェックし、Ｂ８ＺＳ符号
であれば、アンド回路３と４ビットシフトレジスタ４に
００リセット信号を送り、アンド回路３０入力及び４ビ
ットシフトレジスタ４のデータを０とする。

即ち、Ｂ８ＺＳ符号の先頭の３ビツトの０は既に出力さ
れており、残りのＶＢＯＶＢの中のＶＢＯ■は４ビット
シフトレジスタ４にて０とされ、８ビツト目のＢはアン
ド回路３にて０出力とされるので、Ｂ８ＺＳ復合器での
遅延量は、４ビットシフトレジスタ４による４ビツトの
遅延となるので、従来に比し遅延量は少なくなる。

（実施例〕 第２図は本発明の実施例のＢ８ＺＳ復号器の回路図、第
３図は第２図のタイムチャート、第４図は第２図のＢ８
ＺＳパターンチェック回路のチェック説明図である。

第２図の３−８デコーダ８は、３ビツトカウンタ７の出
力より入力する値が、第４図（Ｃ）に示す如く、０〜７
の時、（Ｄ）に示す如く、出力端子０〜７の対応する１
つの端子より０レベルを出力するものであり、出力端子
Ｏ〜６の出力は夫々オア回路２０〜２６に入力し、出力
端子７の出力はアンド回路１１．１Ｂ、ノア回路１０．
３ビツトカウンタ７のイネーブル端子に入力している。

３ビツトカウンタ７は、設定端子りを０にしてあり又設
定端子Ａ、Ｂ、Ｃはまとめてアンド回路１８の出力に接
続してあり、停まっている時は出力端子ＱＡ、ＱＢ、Ｑ
Ｃは７を出力し、３−８デコーダ８の出力端子７より０
レベルを出力して３ビツトカウンタ７のイネーブル端子
に入力してカウント動作を停め、アンド回路１８の出力
をＯとし、３ビツトカウンタ７の設定端子Ａ、Ｂ、Ｃを
０としている。

第２図のデータ多重バイオレーションパルス出力回路１
に、第３図（Ａ）（Ｂ）に示す如き、バイポーラ符号の
正極データと負極データが入力すると、出力よりは従来
例と同じく第３図（Ｃ）に示す如き多重データと（Ｄ）
に示す如きバイオレージジンパルスが出力される。

この第３図（Ｃ）に示す多重データの最初の０にてロー
ドデコーダ６の出力は０となり、第３図（Ｆ）に示す如
（，３ビツトカウンタフのロード端子にＯレベルをロー
ドし、３ビツトカウンタ７を起動し、第３図（Ｇ）に示
す如く出力を０とし、Ｂ８ＺＳパターン検出を始める。

こうなると、３−８デコーダ８の出力端子Ｏは０レベル
で出力端子７はルベルとなる。

第３図（Ｃ）に示す多重データの次のビットは１故、ロ
ードデコーダ６のアンド回路１工の出力は１となり、ロ
ードデコーダ６の出力は第３図（Ｆ）に示す如く０であ
るが、アンド回路１８の出力は第３図（Ｈ）に示す如く
ルベルとなり、３ビツトカウンタ７に７をロードし、ロ
ード端子に０レベルがくる迄７を出力する。

第３図（Ｃ）に示す多重データの次のビットは０である
ので、先に説明せる如く、３ビツトカウンタ７のロード
端子にθレベルを与え、３ビツトカウンタ７を起動し出
力を０とする。

次に、第３図（Ｃ）に示す多重データの４ビツト目以降
の場合を第４図にて説明する。

第４図（Ａ）（Ｂ）は第３図（Ｃ）（Ｄ）の３ビツト目
以降のＢ８ＺＳ符号データを示している。

第４図（Ａ）の２ビツト目〜８ビツト目が出力されてい
る時は３ビツトカウンタ７の出力は第４図（Ｃ）に示す
如（０〜６となり、３−８デコーダ８の出力端子０〜７
の出力は第４図（Ｄ）に示す如くであり、２．３ビツト
目では、第４図（Ｅ）に示す如く、オア回路１３の出力
が０．４ビツト目では、ナンド回路１４の出力が０．５
ビツト目ではナンド回路１５の出力がＯ１６ビツト目で
は、オア回路１３の出力が０．７ビツト目では、ナンド
回路１５の出力が０となり、オア回路２０〜２６の出力
は第４図（Ｅ）に示す如くなり、アンド回路１８の出力
は全ての場合０となり、これでＢ８ＺＳ符号であること
がチェックされる。

そこで、３ビツトカウンタ７の出力が６の時のオア回路
２６の出力Ｏを、第３図（１）に示す如くリセット信号
として、オア回路３の入力にＯを与え又４ビットシフト
レジスタ４をリセットする。

一方、４ビットシフトレジスタ４への入力状態を示すと
、第３図（Ｅ）に示す如くであり、第３図（Ｇ）に示す
３ビツトカウンタ７の出力が６の時点では、４ビットシ
フトレジスタ４には１１０１が入力し、アンド回路３に
はＢ８ＺＳ符号の最後の１が入力しており、この時点で
、リセットされ全てＯとなり、第３図（Ｊ）に示す如く
、復号されたＮＲＺデータが順次出力される。

勿論Ｂ８ＺＳ符号でない時は、リセット信号を出力しな
いので、その侭のデータが出力される。

即ち、Ｂ８ＺＳ符号の０に変換しなければならない１１
０１１の符号が、アンド回路３．４ビットシフトレジス
タ４に入力している時０とするので、Ｂ８ＺＳ復合器で
の遅延量は、４ビットシフトレジスタ４による４ビツト
遅延となり、従来に比し、遅延量は少なくなる。

尚第１図のＢ８ＺＳパターンチェック手段５は第２図で
はロードデコーダ６と３ビツトカウンタ７とＢ８ＺＳパ
ターンチェック回路９にて構成されている。

〔発明の効果〕

以上詳細に説明せる如く本発明によれば、遅延量の少な
いＢ８ＺＳ復号器が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のＢ８ＺＳ復号器の回路図、 第３図は第２図のタイムチャート、 第４図は第２図のＢ８ＺＳパターンチェック回路のチェ
ック説明図、 第５図は従来例のＢ８ＺＳ復号器のブロック図、第６図
は第５図のタイムチャートである。 図において、 １はデータ多重バイオレーションパルス出力回路、２は
論理回路、 ３．１１，１７．１８はアンド回路、 ４は４ビットシフトレジスタ、 ５はＢ８ＺＳパターンチェック手段、 ６はロードデコーダ、 ７は３ビツトカウンタ、 ８は３−８デコーダ、 ９はＢ８ＺＳパターンチェック回路、 １０．１２はノア回路、 １３．２０〜２６はオア回路、 １４．１５はナンド回路、 １６はノット回路、 ３０．３１は８ビットシフトレジスタ、３２はＢ８ＺＳ
デコーダを示す。

Claims (1)

1. 【特許請求の範囲】 バイポーラ符号の正極データと負極データを多重したデ
   ータとバイポーラ則に違反したバイオレーションパルス
   を出力するデータ多重バイオレーションパルス出力回路
   （１）と、該データ多重バイオレーションパルス出力回
   路（１）の多重データ出力に直列に接続され出力データ
   を出力する、直列に接続されたアンド回路（３）と４ビ
   ットシフトレジスタ（４）よりなる論理回路（２）と、 該データ多重バイオレーションパルス出力回路（１）の
   出力の多重データとバイオレーションパルスを入力し、
   該多重データを該論理回路（２）に入力しながら、該多
   重データがＢ８ＺＳパターンであるかをチェックし、Ｂ
   ８ＺＳパターンであれば該論理回路（２）の該アンド回
   路（３）の入力及び該４ビットシフトレジスタ（４）の
   データを０とするＢ８ＺＳパターンチェック手段（５）
   とを有することを特徴とするＢ８ＺＳ複合器。