JPH0352416A - Ｂ８ｚｓパターン検出回路 - Google Patents
Ｂ８ｚｓパターン検出回路Info
- Publication number
- JPH0352416A JPH0352416A JP18815089A JP18815089A JPH0352416A JP H0352416 A JPH0352416 A JP H0352416A JP 18815089 A JP18815089 A JP 18815089A JP 18815089 A JP18815089 A JP 18815089A JP H0352416 A JPH0352416 A JP H0352416A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- b8zs
- pattern
- output
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 title claims abstract description 26
- 238000010586 diagram Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 2
- 241000736892 Thujopsis dolabrata Species 0.000 description 1
- 241000448053 Toya Species 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
通信装置のデータの送受信に使用されるＢ８ＺＳパター
ン検出回路に関し、 ゲート数の少ないＢ８ＺＳパターン検出回路を提供する
ことを目的とし、 “１”と″０”からなる入力データを記憶しクロックに
より出力する５ビットのシフトレジスタと、入力データ
が３ビット連続した“０”の状態を検出して対応する制
御信号を出力する検出回路と、検出回路において入力デ
ータが３ビット連続して“０”を検出した時に“１”を
出力できる状態にクロックに同期してセットし、シフト
レジスタの５ビット目の出力が“１”となった時にリセ
ットするセット／リセット回路と、シフトレジスタに記
憶したデータが“１１０１１”で、かつセット／リセッ
ト回路が“１”にセットされている状態を検出するデコ
ード回路とを有し、Ｂ８ＺＳパターンの”０００１１０
１１”を検出するように構或する。
ン検出回路に関し、 ゲート数の少ないＢ８ＺＳパターン検出回路を提供する
ことを目的とし、 “１”と″０”からなる入力データを記憶しクロックに
より出力する５ビットのシフトレジスタと、入力データ
が３ビット連続した“０”の状態を検出して対応する制
御信号を出力する検出回路と、検出回路において入力デ
ータが３ビット連続して“０”を検出した時に“１”を
出力できる状態にクロックに同期してセットし、シフト
レジスタの５ビット目の出力が“１”となった時にリセ
ットするセット／リセット回路と、シフトレジスタに記
憶したデータが“１１０１１”で、かつセット／リセッ
ト回路が“１”にセットされている状態を検出するデコ
ード回路とを有し、Ｂ８ＺＳパターンの”０００１１０
１１”を検出するように構或する。
本発明は、通信装置のデータの送受信に使用されるＢ８
ＺＳパターン検出回路の改良に関するものである。
ＺＳパターン検出回路の改良に関するものである。
この際、ゲート数の少ないＢ８ＺＳパターン検出回路が
要望されている。
要望されている。
第４図は一例のデータの分割を示す図である。
第５図は一例のＢ８ＺＳパターンを示す図である．第６
図は従来例のＢ８ＺＳパターン検出回路の構成を示すブ
ロック図である． 第７図は従来例の動作を説明するタイムチャートである
。
図は従来例のＢ８ＺＳパターン検出回路の構成を示すブ
ロック図である． 第７図は従来例の動作を説明するタイムチャートである
。
伝送路からの“１″ と“０″からなるＮＲＺのデータ
をＲＺのユニポーラのデータに変換するために、伝送装
置の入力部（図示しない）において、第４図に示すよう
に入力データの“１”がｌクロック分毎にデータ■及び
■に分けられて、第６図に示す論理和回路（以下ＯＲ回
路と称する）１及びＢ８ＺＳバイオレーション検出部３
に交互に人力される。
をＲＺのユニポーラのデータに変換するために、伝送装
置の入力部（図示しない）において、第４図に示すよう
に入力データの“１”がｌクロック分毎にデータ■及び
■に分けられて、第６図に示す論理和回路（以下ＯＲ回
路と称する）１及びＢ８ＺＳバイオレーション検出部３
に交互に人力される。
ここでＢ８ＺＳバイオレーション検出について説明する
。
。
入力データに“０”が連続すると、受信側でクロックの
抽出ができなくなる。これを防止するために“０″が８
ビット連続して入力した時、この８ビットを固定のパタ
ーンで置換する。この固定のパターンとして“０００１
１０１１”を設定し、第５図に示すように４ビット目と
７ビット目に、“１”を交互に人力する規則をみだすバ
イオレーションを発生させる。このデータをＢ８ＺＳ
（バイオレーション）パターンと称する。そして、Ｂ８
ＺＳバイオレーシゴン検出部３ではこのパターンを検出
する機能を有する。
抽出ができなくなる。これを防止するために“０″が８
ビット連続して入力した時、この８ビットを固定のパタ
ーンで置換する。この固定のパターンとして“０００１
１０１１”を設定し、第５図に示すように４ビット目と
７ビット目に、“１”を交互に人力する規則をみだすバ
イオレーションを発生させる。このデータをＢ８ＺＳ
（バイオレーション）パターンと称する。そして、Ｂ８
ＺＳバイオレーシゴン検出部３ではこのパターンを検出
する機能を有する。
第６図において、Ｂ８ＺＳバイオレーション検出部３に
おいて上記バイオレーションを検出して、バイオレーシ
ョンが゜有無無有無”の時に“１”（“Ｈ”レベル）を
出力する。
おいて上記バイオレーションを検出して、バイオレーシ
ョンが゜有無無有無”の時に“１”（“Ｈ”レベル）を
出力する。
又、ＯＲ回路ｌでは第７図に示すように入力データ■及
び■の論理和を求め、出力を８個縦続接続されたフリッ
プフロップ（以下ＦＦと称する）２−１〜２−８からな
る８ビットのシフトレジスタ６に入力する。そしてＦＦ
２−１ 、２−２及び２−４ 、２−５のＱ出力（“１
”）、及びＦＦ２−３ 、２−６〜２−８のＱ出力（“
１”）を論理積回路（以下ＡＮＤ回路と称する）４に加
え、これら入力の論理積を求める。
び■の論理和を求め、出力を８個縦続接続されたフリッ
プフロップ（以下ＦＦと称する）２−１〜２−８からな
る８ビットのシフトレジスタ６に入力する。そしてＦＦ
２−１ 、２−２及び２−４ 、２−５のＱ出力（“１
”）、及びＦＦ２−３ 、２−６〜２−８のＱ出力（“
１”）を論理積回路（以下ＡＮＤ回路と称する）４に加
え、これら入力の論理積を求める。
この結果、シフトレジスタ６にＢ８ＺＳパターン（“０
００１１０１１”）の８ビットが人力された時だけ、Ａ
ＮＤ回路４から“１”を出力する。
００１１０１１”）の８ビットが人力された時だけ、Ａ
ＮＤ回路４から“１”を出力する。
このＡＮＤ回路４の出力とＢ８ＺＳバイオレーシゴン検
出部３の出力をＡＮＤ回路５に加え、両者の論理積を求
める．そしてＡＮＤ回路５はＢ８ＺＳパターンを検出し
た時だけ″１”を出力する． このようにしてＢ８ＺＳパターンの検出を行っていた。
出部３の出力をＡＮＤ回路５に加え、両者の論理積を求
める．そしてＡＮＤ回路５はＢ８ＺＳパターンを検出し
た時だけ″１”を出力する． このようにしてＢ８ＺＳパターンの検出を行っていた。
しかしながら上述の回路においては、Ｂ８ＺＳのパター
ンの検出のために８ビットのシフトレジスタを使用する
ので、ＬＳＩ回路などでゲート数が多くなってしまいコ
ストがかかり、スペースをとるという問題点があった。
ンの検出のために８ビットのシフトレジスタを使用する
ので、ＬＳＩ回路などでゲート数が多くなってしまいコ
ストがかかり、スペースをとるという問題点があった。
したがって本発明の目的は、ゲート数の少ないＢ８ＺＳ
パターン検出回路を提供することにある。
パターン検出回路を提供することにある。
上記問題点は第１図に示す回路構戒によって解決される
． 即ち第１図において、６００は“ｌ”と“Ｏ”からなる
入力データを記憶しクロックにより出力する５ビットの
シフトレジスタである。
． 即ち第１図において、６００は“ｌ”と“Ｏ”からなる
入力データを記憶しクロックにより出力する５ビットの
シフトレジスタである。
７００は入力データが３ビット連続した“０″の状態を
検出して対応する制御信号を出力する検出回路である。
検出して対応する制御信号を出力する検出回路である。
９００は検出回路において人力データが３ビット連続し
て“０′を検出した時に“１”を出力できる状態にクロ
ックに同期してセットし、シフトレジスタの５ビット目
の出力が“１”となった時にリセットするセット／リセ
ット回路である。
て“０′を検出した時に“１”を出力できる状態にクロ
ックに同期してセットし、シフトレジスタの５ビット目
の出力が“１”となった時にリセットするセット／リセ
ット回路である。
４００はシフトレジスタに記憶したデータが“１１０１
ｌ”で、かつセット／リセット回路が“１”にセ・冫ト
されている状態を検出するデコード回路である。
ｌ”で、かつセット／リセット回路が“１”にセ・冫ト
されている状態を検出するデコード回路である。
そして、Ｂ８ＺＳパターンの“０００１１０１１”を検
出するように構或する。
出するように構或する。
第１図において、検出回路７００において入力データが
３ビット連続した“０”の状態を検出して対応する制御
信号をセット／リセット回路９００に対して出力する。
３ビット連続した“０”の状態を検出して対応する制御
信号をセット／リセット回路９００に対して出力する。
この結果、セット／リセット回路９００は″Ｖを出力で
きる状態にクロツクに同期してセットされる． 一方、シフトレジスタに記憶したデータが“１１０１ｌ
”の時、クロックによりこれを出力しデコード回路４０
０に加える。同時にセット／リセット回路９００の出力
の“ｌ”も加える． この結果、デコード回路４００は入力データが“０００
１１０１１″、即ちＢ８ＺＳパターンであることを検出
する。
きる状態にクロツクに同期してセットされる． 一方、シフトレジスタに記憶したデータが“１１０１ｌ
”の時、クロックによりこれを出力しデコード回路４０
０に加える。同時にセット／リセット回路９００の出力
の“ｌ”も加える． この結果、デコード回路４００は入力データが“０００
１１０１１″、即ちＢ８ＺＳパターンであることを検出
する。
第２図は本発明の実施例の回路の構戒を示すブロック図
である。
である。
第３図は実施例の動作を説明するタイムチャートである
。
。
全図を通じて同一符号は同一対象物を示す。
第２図において、ＯＲ回路１０にはデータの及び■が入
力され元の主データが作威され出力される（第３図（１
）、（２）及び（３）参照）．，この出力は第３図（３
）に示すように、Ｂ８ＺＳパターンの部分を含んでおり
、５個の縦続接続したＰＦ２０−１〜２０−５からなる
５ビットのシフトレジスタ６０に入力される。シフトレ
ジスタ６０のＦＦ２０−３、２０−４及び２０−５のＱ
出力が否定論理和回路（以下ＮＯＲ回路と称する）７０
に加えられる。ＮＯＲ回路７０は入力がすべて“０”の
時だけ“１”を出力する性質を有するため、第３図（６
）、（８）、（９）及びＯＤの（ａ）の部分で示すよう
に、ＰＦ２０−３、２０−４及び２０−５のＱ出力がす
べて“Ｏ”の時だけＮＯＲ回路７０は“１”を出力する
， 上記ＮＯＲ回路７０の出力がＦＦ９５のＱ出力とともに
ＯＲ回路８０に加えられる．今の場合、第３図（ａ）に
示す時点でＮＯＲ回路７０は“１″を出力しているため
、ＯＲ回路８０の出力は″１”となる．このＯＲ回路８
０の出力とシフトレジスタのＰＦ２０−５のＱ出力が否
定論理積回路（以下ＮＡＮＤ回路と称する）９０に加え
られる。
力され元の主データが作威され出力される（第３図（１
）、（２）及び（３）参照）．，この出力は第３図（３
）に示すように、Ｂ８ＺＳパターンの部分を含んでおり
、５個の縦続接続したＰＦ２０−１〜２０−５からなる
５ビットのシフトレジスタ６０に入力される。シフトレ
ジスタ６０のＦＦ２０−３、２０−４及び２０−５のＱ
出力が否定論理和回路（以下ＮＯＲ回路と称する）７０
に加えられる。ＮＯＲ回路７０は入力がすべて“０”の
時だけ“１”を出力する性質を有するため、第３図（６
）、（８）、（９）及びＯＤの（ａ）の部分で示すよう
に、ＰＦ２０−３、２０−４及び２０−５のＱ出力がす
べて“Ｏ”の時だけＮＯＲ回路７０は“１”を出力する
， 上記ＮＯＲ回路７０の出力がＦＦ９５のＱ出力とともに
ＯＲ回路８０に加えられる．今の場合、第３図（ａ）に
示す時点でＮＯＲ回路７０は“１″を出力しているため
、ＯＲ回路８０の出力は″１”となる．このＯＲ回路８
０の出力とシフトレジスタのＰＦ２０−５のＱ出力が否
定論理積回路（以下ＮＡＮＤ回路と称する）９０に加え
られる。
第３図（ａ）の時点ではＦＦ２０−５のＱ出力は“１”
のため（第３図００参照）、両者の入力がともに“１”
でありＮＡＮＤ回路９０は“０′を出力する．このＮＡ
ＮＤ回路９０の出力がＰＦ９５のＤ端子に加えられ、一
時記憶される。
のため（第３図００参照）、両者の入力がともに“１”
でありＮＡＮＤ回路９０は“０′を出力する．このＮＡ
ＮＤ回路９０の出力がＰＦ９５のＤ端子に加えられ、一
時記憶される。
第３図（ａ）に示す時点から３クロック分経過した同図
（ロ）に示す時点で、ＰＦ２０−５のＱ出力は“ｌ”と
なり（Ｑは″０１ となり） ＮＡＮＤ回路９０の出力
は“１”となる（第３図０つ参照）．そしてＮＡＮＤ回
路９０の出力＠１”がＦＦ９５のＤ端子に入力されると
ともに、今までＱ端子に一時記憶されていた“０”がＦ
Ｆ９５のＱ端子から“１“としてＡＮＤ回路４０に加え
られる。
（ロ）に示す時点で、ＰＦ２０−５のＱ出力は“ｌ”と
なり（Ｑは″０１ となり） ＮＡＮＤ回路９０の出力
は“１”となる（第３図０つ参照）．そしてＮＡＮＤ回
路９０の出力＠１”がＦＦ９５のＤ端子に入力されると
ともに、今までＱ端子に一時記憶されていた“０”がＦ
Ｆ９５のＱ端子から“１“としてＡＮＤ回路４０に加え
られる。
同時にＦＦ２０−５、２０−４、２０−２及び２０−ｌ
のＱ端子及びＦＦ２０−３のＱ端子から“１′″が出力
されてＡＮＤ回路４０に加えられる。（この時ＦＦ２０
−５〜２０−１のＱ端子は“１１０１１”となっている
）。ＡＮＤ回路４０においてこれら入力の論理積が求め
られ、今の場合、′１″が出力される（第３図０６）参
照）。
のＱ端子及びＦＦ２０−３のＱ端子から“１′″が出力
されてＡＮＤ回路４０に加えられる。（この時ＦＦ２０
−５〜２０−１のＱ端子は“１１０１１”となっている
）。ＡＮＤ回路４０においてこれら入力の論理積が求め
られ、今の場合、′１″が出力される（第３図０６）参
照）。
一方、前述した人力データの及び■が分岐された他方が
Ｂ８ＺＳバイオレーション検出部３０に加えられ、入力
データからＢ８ＺＳパターンのバイオレーションの検出
が行われる。上述した第３図（ロ）に示す時点で、Ｂ８
ＺＳパターンのバイオレーションの検出を示す信号パル
ス“１″を出力し（第３図Ｇ′７）参照）、ＡＮＤ回路
５０に加える。ＡＮＤ回路５０にはＡＮＤ回路４０の出
力も加えられ、今の場合、両者がともに“１”のため″
１”を出力する。
Ｂ８ＺＳバイオレーション検出部３０に加えられ、入力
データからＢ８ＺＳパターンのバイオレーションの検出
が行われる。上述した第３図（ロ）に示す時点で、Ｂ８
ＺＳパターンのバイオレーションの検出を示す信号パル
ス“１″を出力し（第３図Ｇ′７）参照）、ＡＮＤ回路
５０に加える。ＡＮＤ回路５０にはＡＮＤ回路４０の出
力も加えられ、今の場合、両者がともに“１”のため″
１”を出力する。
このようにしてＢ８ＺＳパターンを検出することができ
る。
る。
以上説明したように本発明によれば、シフトレジスタが
８ビットから５ビットとなり、ゲート数の少ないＢ８Ｚ
Ｓパターン検出回路を実現することができる。
８ビットから５ビットとなり、ゲート数の少ないＢ８Ｚ
Ｓパターン検出回路を実現することができる。
第１図は本発明の原理図、
第２図は本発明の実施例の回路の構或を示すブロック図
、 第３図は実施例の動作を説明するタイムチャート、 第４図は一例のデータの分割を示す図、第５図は一例の
Ｂ８ＺＳパターンを示す図、第６図は従来例のＢ８ＺＳ
パターン検出回路の構戒を示すブロック図、 第７図は従来例の動作を説明するタイムチャートである
。 図において ４００はデコード回路、６００はシフトレジスタ、７０
０は検出回路、９００はセット／リセット回路Ｏ １ ００ １ ０ ００ Ｏ ＯＯ 一・業１１／）サー７ｆ）分割Ｚ示す図暑 −｝ 口 ０ ００ １ １ Ｏ１ ｉ ８６２３ハ゜クー７ Ｖ バ゜イオ一レーシＣ／ ユ゜“・・ｌＦ−一イＦｌ ／
）Ｂ６Ｚ ５ ／”’９− ７Ｋｍ”ｆｆ７冨 ５ 口 Ｏ Ｏ Ｏ １ Ｏ １ １ ？は〔釆イク・り／）動イり＝１ヒバ■突一日珂フｌイ
シタイＺへ斗ヤー１−第 ７ 但
、 第３図は実施例の動作を説明するタイムチャート、 第４図は一例のデータの分割を示す図、第５図は一例の
Ｂ８ＺＳパターンを示す図、第６図は従来例のＢ８ＺＳ
パターン検出回路の構戒を示すブロック図、 第７図は従来例の動作を説明するタイムチャートである
。 図において ４００はデコード回路、６００はシフトレジスタ、７０
０は検出回路、９００はセット／リセット回路Ｏ １ ００ １ ０ ００ Ｏ ＯＯ 一・業１１／）サー７ｆ）分割Ｚ示す図暑 −｝ 口 ０ ００ １ １ Ｏ１ ｉ ８６２３ハ゜クー７ Ｖ バ゜イオ一レーシＣ／ ユ゜“・・ｌＦ−一イＦｌ ／
）Ｂ６Ｚ ５ ／”’９− ７Ｋｍ”ｆｆ７冨 ５ 口 Ｏ Ｏ Ｏ １ Ｏ １ １ ？は〔釆イク・り／）動イり＝１ヒバ■突一日珂フｌイ
シタイＺへ斗ヤー１−第 ７ 但
Claims (1)
- 【特許請求の範囲】 “１”と“０”からなる入力データを記憶しクロックに
より出力する５ビットのシフトレジスタ（６００）と、 入力データが３ビット連続した“０”の状態を検出して
対応する制御信号を出力する検出回路（７００）と、 該検出回路において入力データが３ビット連続して“０
”を検出した時に“１”を出力できる状態にクロックに
同期してセットし、該シフトレジスタの５ビット目の出
力が“１”となった時にリセットするセット／リセット
回路（９００）と、 該シフトレジスタに記憶したデータが“１１０１１”で
、かつセット／リセット回路が“１”にセットされてい
る状態を検出するデコード回路（４００）とを有し、Ｂ
８ＺＳパターンの“０００１１０１１”を検出すること
を特徴とするＢ８ＺＳパターン検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18815089A JPH0352416A (ja) | 1989-07-20 | 1989-07-20 | Ｂ８ｚｓパターン検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18815089A JPH0352416A (ja) | 1989-07-20 | 1989-07-20 | Ｂ８ｚｓパターン検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0352416A true JPH0352416A (ja) | 1991-03-06 |
Family
ID=16218628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18815089A Pending JPH0352416A (ja) | 1989-07-20 | 1989-07-20 | Ｂ８ｚｓパターン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0352416A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200481299Y1 (ko) * | 2015-07-23 | 2016-09-08 | 이수경 | 용량 가변형 가방 |
-
1989
- 1989-07-20 JP JP18815089A patent/JPH0352416A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200481299Y1 (ko) * | 2015-07-23 | 2016-09-08 | 이수경 | 용량 가변형 가방 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0352416A (ja) | Ｂ８ｚｓパターン検出回路 | |
| EP0359265A2 (en) | Zero string error detection circuit | |
| JPS642306B2 (ja) | ||
| RU2020744C1 (ru) | Универсальный параллельный счетчик по модулю m - дешифратор количества единиц в n-разрядном двоичном коде | |
| JP2985560B2 (ja) | データフォーマット変換器 | |
| JPS63116537A (ja) | 同期保護回路 | |
| KR890009126A (ko) | 통신시스템에서 압축 변환한 데이타를 신장 변환하는 장치 | |
| SU696624A1 (ru) | Устройство дл контрол качества передачи телеграмм | |
| JPS59163938A (ja) | 符号誤り検出方式 | |
| SU1180873A1 (ru) | Устройство дл сопр жени диспле с ЭВМ | |
| JPS63226142A (ja) | Ｃビツト・エラ−・カウンタ | |
| JPH0253326A (ja) | Ｈｄｂ−３デコーダ符号則誤検出回路 | |
| JPS63310222A (ja) | 符号化誤り自己監視型ｎｒｚ／ｃｍｉ符号変換装置 | |
| KR920005511A (ko) | 프레임 검출 회로 | |
| JPH01137728A (ja) | シリアル／パラレル変換の回路装置 | |
| JPH056808B2 (ja) | ||
| JPS6057750A (ja) | 非同期転送方式 | |
| JPS63310251A (ja) | Ｃビツトエラ−カウンタ | |
| JPH01255334A (ja) | 無相関検出型同期回路 | |
| JPH01180113A (ja) | 保護回路 | |
| JPH02224539A (ja) | アラーム信号発生方式 | |
| JPS62178019A (ja) | 入力信号変換回路 | |
| JPH01264017A (ja) | 符号変換装置 | |
| JPS61105947A (ja) | 符号変換方式 | |
| JPS6243920A (ja) | 復号回路 |