JPH01180113A - 保護回路 - Google Patents
保護回路Info
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- JPH01180113A JPH01180113A JP63004015A JP401588A JPH01180113A JP H01180113 A JPH01180113 A JP H01180113A JP 63004015 A JP63004015 A JP 63004015A JP 401588 A JP401588 A JP 401588A JP H01180113 A JPH01180113 A JP H01180113A
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Abstract
め要約のデータは記録されません。
Description
る信号の正常性を保護する保護回路に関し、 最小限の回路規模で保護段数に対応した保護機能が得ら
れる保護回路の実現を目的とし、正信号を出力する第1
の出力端子を周期的な信号を入力する次段の第2の入力
端子に接続すると共に、正信号と逆位相を出力する第2
の出力端子の内容を自段の第1の入力端子へフィードバ
ックし、第3の入力端子へクリア信号が入力することに
より初期化される分周手段を直列に接続し、第1段の分
周手段の第2の入力端子に周期的に入力する入力信号を
分周手段の接続段数に応じて分周する信号分周手段と、
信号分周手段にて分周した最終段の分周信号が得られた
時の各段の分周手段の各第1の出力端子の内容を入力信
号をインバートした信号の立ち上がりで取り出す分周信
号出力手段と、分周信号出力手段から取出される分周信
号をラッチし、その内容を入力信号の保護信号として出
力するラッチ手段とを備え構成する。
期性を有する信号の正常性を保護する保護回路に関する
。
で発生する各種アラーム信号が正常なアラーム信号か否
かを判定することにより、アラーム信号をアラーム信号
以外の信号から保護する回路が実用化されている。
して小型化することにより低消費電力化する傾向にあり
、かかる保護回路にあっても可能な限り小型化すること
が要求されている。
におけるタイムチャートを説明する図をそれぞれ示す。
の正常性を保護するための保護回路1゜Oであり、この
従来例は5段に直列に接続されているフリップフロップ
回路(以下F、F回路と称する) 1(1)〜1(5)
にて保護回路100を構成した例である。尚、F、F回
路の段数を保護段数と称する。
、周期性を存する例えば、伝送回線等で発生する障害を
表示するブルー信号等の各種アラーム信号。
、各F、F回路1(1)〜1(5)の正出力Qは次段の
データ端子りに接続されている。
”固定であり、更に各F、F回路1(1)〜1(5)の
保持状態は、最終段のF、F回路1(5)から出力信号
(6)が出力されて、次の入力信号■が入力するまでの
間に図示省略した制御回路から出力されるクリア(CL
EAR)信号■によりリセットされる。
分周状況及びクリア(CLEAR)信号■によりリセッ
トされる状況は、第5図のタイムチャートに図示されて
いる。
F回路1(1)の正出力Q(出力信号(2))がH”と
なり、二発目で第2段のF、F回路1(2)の正出力Q
(出力信号(3))がH”となり、五発目で第5段のF
、F回路1(5)の正出力Qが“H”となる。
(6)となり、入力信号■の六発目と七発目の間でクリ
ア(CLEAR)信号■によりそれまでの各F、F回路
1(1)〜1(5)の保持状態がクリアされる。
(6)がH″となることにより、これを受けた例えば図
示省略した制御回路では入力信号■が目的の信号である
ことを判定し、他の信号から入力信号■の正常性を保護
したことになる。
るF、F回路を直列に接続したものであり、保護段数が
少ない場合や保護回路100の途中の動作状態を観察す
るためには有効である。
、F回路を必要とするため、保護段数が大きくなればな
る程回路規模が大きくなると言う問題点がある。
機能が得られる保護回路の実現を目的とする。
を出力する第1の出力端子を周期的な信号を入力する次
段の第2の入力端子に接続すると共に、正信号と逆位相
を出力する第2の出力端子の内容を自段の第1の入力端
子へフィードバックし、第3の入力端子へクリア信号が
入力することにより初期化される分周手段を直列に接続
し、第1段の分周手段の第2の入力端子に周期的に入力
する入力信号■を分周手段の接続段数に応じて分周する
信号分周手段であり、 20は信号分周手段10にて分周した最終段の分周信号
が得られた時の各段の分周手段の各軍1の出力端子の内
容を入力信号■をインバートした信号の立ち上がりで取
り出す分周信号出力手段であり、 30は分周信号出力手段20から取出される該分周信号
■をラッチし、その内容を該入力信号■の保護信号■と
して出力するラッチ手段であり、かかる手段を具備する
ことにより本問題点を解決するための手段とする。
子に周期的に入力する入力信号■を1/2に分周する。
合の最終段では、入力信号■を172Nに分周すること
になる。
インバート信号の立ち上がりで分周信号出力手段20は
、分周信号を取り出しラッチ手段30へこの分周信号を
ラッチする。
して出力することにより入力信号■の正常性を保護する
ように構成し、保護段数に対して最小限の回路規模で保
護回路100aを実現するが可能となる。
具体的に説明する。
本発明の実施例におけるタイムチャートを説明する図を
それぞれ示す。尚、全図を通じて同一符号は同一対象物
を示す。
回路100aの実施例であり、第1図で説明した信号分
周手段10として、内部を構成する分周手段をD型F、
F回路11〜13で構成する信号分周部10a、 分周信号出力手段20として、入力信号■をインバート
するインバータ回路21とインバータ回路21の出力と
D型F、F回路11〜13の正出力QとのNAND条件
を取るNAND回路22からなる分周信号出力部20a
、 ラッチ手段30として、2つのNAND回路31.32
の組み合わせからなるラッチ部30aから構成した例で
ある。
り型F、F回路11〜13のデータ端子D、第2の入力
端子がクロック端子、第3の入力端子がクリア端子R1
第1の出力端子が正出力端子Q、第2の出力端子が反転
出力端子*Qとなる。
で、保護段数を5段とした場合であり、第3図は保護段
数5段の場合のタイムチャートを示す。
リア(CLEAR)信号■は第4図で説明したのと同一
内容のものとする。
段目のD型F、F回路11のクロック端子Cへ入力する
と、D型F、F回路11の正出力端子Qには1/2に分
周された分周信号■が出力し、2段目のD型F、F回路
12のクロック端子Cへ送出される。
/2に分周(入力信号■から見ると1/4に分周)した
分周信号■をD型F、F回路12の正出力端子Qから出
力し、3段目のD型F、 F回路13のクロック端子C
へ送出する。
QからD型F、F回路12の正出力端子Qの一周期遅れ
の分周信号■(即ち、人力信号■の115分周信号)が
NAND回路22へ送出される。
号■のインバート信号■が入力しており、インバート信
号■の立ち上がり時点に分周信号■。
力し、この出力信号■をラッチ部30aヘランチする。
略同時にランチ出力が入力信号■の保護を表す出力信号
■として出力し、クリア(CLEAR)信号■により第
3図に示すように全てが初期化される。
して最小限の回路規模の保護回路を実現することが出来
る。
は本発明の詳細な説明するブロック図、第3図は本発明
の実施例におけるタイムチャートを説明する図、 第4図は従来例を説明するブロック図、第5図は従来例
におけるタイムチャートを説明する図、 をそれぞれ示す。 図において、 ■(1)〜1(5)はF、F回路、 10は信号分周手段、 10aは信号分周部、11〜1
3はD型F、 F回路、 20は分周信号出力手段、 20aは分周信号出力部、 21はインバータ回路、22.31.32はNAND回
路、30はラッチ手段、 30aはラッチ部、10
0、100a、 100bは保護回路、をそれぞれ示す
。 本発明の詳細な説明するブロック図 第1図 本発明の詳細な説明するブロック図 ■ 本発明の実施例におけるタイムチャートを説明する国軍
3図 、−1−1−1−11,〜、、−1−1−、、、、−,
−,−、−、、、−、、−、、−、−、−、、、、、、
、、−、、、−f、、入−〇、、O−従来例を説明する
ブロック図 第4図 ■ 従来例におけるタイムチャートを説明する図第5図
Claims (1)
- 【特許請求の範囲】 正信号を出力する第1の出力端子を周期的な信号を入力
する次段の第2の入力端子に接続すると共に、前記正信
号と逆位相を出力する第2の出力端子の内容を自段の第
1の入力端子へフィードバックし、第3の入力端子へク
リア信号が入力することにより初期化される分周手段を
直列に接続し、第1段の前記分周手段の第2の入力端子
に周期的に入力する入力信号([1])を前記分周手段
の接続段数に応じて分周する信号分周手段(10)と、
前記信号分周手段(10)にて分周した最終段の分周信
号が得られた時の各段の前記分周手段の各第1の出力端
子の内容を前記入力信号([1])をインバートした信
号の立ち上がりで取り出す分周信号出力手段(20)と
、 前記分周信号出力手段(20)から取出される該分周信
号([6])をラッチし、その内容を該入力信号([1
])の保護信号([8])として出力するラッチ手段(
30)とを備えたことを特徴とする保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63004015A JPH01180113A (ja) | 1988-01-12 | 1988-01-12 | 保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63004015A JPH01180113A (ja) | 1988-01-12 | 1988-01-12 | 保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01180113A true JPH01180113A (ja) | 1989-07-18 |
Family
ID=11573145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63004015A Pending JPH01180113A (ja) | 1988-01-12 | 1988-01-12 | 保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01180113A (ja) |
-
1988
- 1988-01-12 JP JP63004015A patent/JPH01180113A/ja active Pending
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