JPS63696A - キヤツシユドロアの制御方式 - Google Patents
キヤツシユドロアの制御方式Info
- Publication number
- JPS63696A JPS63696A JP61143635A JP14363586A JPS63696A JP S63696 A JPS63696 A JP S63696A JP 61143635 A JP61143635 A JP 61143635A JP 14363586 A JP14363586 A JP 14363586A JP S63696 A JPS63696 A JP S63696A
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Cash Registers Or Receiving Machines (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［ｆ！！Ａ要コ
１ニヤツシユドロアを開放する際、シリアルインターフ
ェイスを介して送られてきたコマンドをパラレルデータ
に変換した後、設定値変更可能な比較データ設定部より
設定された基準データと比較し、比較結果によりドロア
オープン信号を出力する。
ェイスを介して送られてきたコマンドをパラレルデータ
に変換した後、設定値変更可能な比較データ設定部より
設定された基準データと比較し、比較結果によりドロア
オープン信号を出力する。
［産業上の利用分野］
本発明は金銭登録機、ｐｏｓ端末に設けられ現金を収容
するキャッシュドロア（現金引出し）のｉ、ＩＩ御方式
に関し、更に詳しくは外部制御信号によりドロアをオー
プンするようにしたキャッシュドロアの制御方式に関す
る。
するキャッシュドロア（現金引出し）のｉ、ＩＩ御方式
に関し、更に詳しくは外部制御信号によりドロアをオー
プンするようにしたキャッシュドロアの制御方式に関す
る。
金銭登録様をコントロール部、キーボード部。
プリンタ部、ドロア部としてそｈぞれ分離された筐体に
収容する装置が一般的に知られており、こうした装置で
はドロア部に対し、Ｒ３２３２Ｃ等の汎用シリアルイン
ターフェイスを介して送られてきた外部制御信号（コマ
ンド）を基にドロアオープンを行うように構成されてい
る。この種のキャッシュドロアは、任意に設定されたデ
ータと受信したデータを比較、チエツクし、正しい場合
にのみドロア（引出し）をオープン（開く）するように
なっている。
収容する装置が一般的に知られており、こうした装置で
はドロア部に対し、Ｒ３２３２Ｃ等の汎用シリアルイン
ターフェイスを介して送られてきた外部制御信号（コマ
ンド）を基にドロアオープンを行うように構成されてい
る。この種のキャッシュドロアは、任意に設定されたデ
ータと受信したデータを比較、チエツクし、正しい場合
にのみドロア（引出し）をオープン（開く）するように
なっている。
し従来の技術〕
第５図はキャッシュドロアの従来構成例を示す図である
。、汎用シリアルインターフェイスを介して外部装置よ
り送られてきたコマンドはシリアルデータ受信部１で受
信され、例えば８ビツトのパラレルデータに変換され、
パラレルデータ出力部１ａか６８ビツトのパラレルデー
タとして出力される。中央処理装置＜ｃｐｕ部）２はこ
のパラレルデータを受けて、比較データ設定部３より与
えられる８ビツトの基準データとを比較し、送られてき
たコマンドが正しいか否かをチエツクする。
。、汎用シリアルインターフェイスを介して外部装置よ
り送られてきたコマンドはシリアルデータ受信部１で受
信され、例えば８ビツトのパラレルデータに変換され、
パラレルデータ出力部１ａか６８ビツトのパラレルデー
タとして出力される。中央処理装置＜ｃｐｕ部）２はこ
のパラレルデータを受けて、比較データ設定部３より与
えられる８ビツトの基準データとを比較し、送られてき
たコマンドが正しいか否かをチエツクする。
そして、通られてきたコマンドが正しいと判断したら、
ドロアオープン制御部４にドロアオープン信号を出力す
る。ドロアオープン制御部４はドロアオープン信号を受
けるとじロア（図示せず）をオープンする。
ドロアオープン制御部４にドロアオープン信号を出力す
る。ドロアオープン制御部４はドロアオープン信号を受
けるとじロア（図示せず）をオープンする。
［発明が解決しようとする問題点〕
前述したように、Ｒ８２３２Ｃ等の汎用シリアルインタ
ーフェイスを介して送信されてきたコマンドによりドロ
アをオープンする方式のキャッシュドロアの場合、現金
の出し入れに関するものであり、比較データ設定部によ
り任意に設定されたデータと受信したコマンドを比較、
チエツクするという高度の処理を行わせる必要からＣＰ
Ｕを具備した制御回路とすることが多い。このため、Ｃ
ＰＵ及びその周辺回路を含めて回路が複雑化し、従って
装置も高価なものになってしまっていた。
ーフェイスを介して送信されてきたコマンドによりドロ
アをオープンする方式のキャッシュドロアの場合、現金
の出し入れに関するものであり、比較データ設定部によ
り任意に設定されたデータと受信したコマンドを比較、
チエツクするという高度の処理を行わせる必要からＣＰ
Ｕを具備した制御回路とすることが多い。このため、Ｃ
ＰＵ及びその周辺回路を含めて回路が複雑化し、従って
装置も高価なものになってしまっていた。
本発明はこのような点に鑑みてなされたものであって、
送信されてきたコマンドの正誤をＣＰＬ）なしに判断す
ることができるようにして構成を簡単にした安価なキャ
ッシュドロアを提供することを目的としている。
送信されてきたコマンドの正誤をＣＰＬ）なしに判断す
ることができるようにして構成を簡単にした安価なキャ
ッシュドロアを提供することを目的としている。
［問題点を解決するための手段〕
第１図は本発明のキャッシュドロアの原理ブロック図で
ある。第３図と同一のものは、同一の符号を付して示す
。図において、１は前記したシリアルデータ受信部、１
ａはパラレルデータ出力部、３は比較ずべき基準データ
を設定する比較データ設定部で例えばデイツプスイッチ
、２ｏはシリアルデータ受信部１で受信したコマンドを
予め比較データ設定部３により設定された基準データと
比較し、比較結果によりドロアオープン信号を発生する
比較制御部、４は比較制御部２０からのドロアオープン
信号を受けてドロアをオープンさぼるドロアオープン制
面部である。
ある。第３図と同一のものは、同一の符号を付して示す
。図において、１は前記したシリアルデータ受信部、１
ａはパラレルデータ出力部、３は比較ずべき基準データ
を設定する比較データ設定部で例えばデイツプスイッチ
、２ｏはシリアルデータ受信部１で受信したコマンドを
予め比較データ設定部３により設定された基準データと
比較し、比較結果によりドロアオープン信号を発生する
比較制御部、４は比較制御部２０からのドロアオープン
信号を受けてドロアをオープンさぼるドロアオープン制
面部である。
比較制ｇｆＪ郡２０は、シリアルデータ受信部１からの
８ビツトコマンドデータと比較データ設定部３からの８
ビツト基準データを受ける比較用の排他的論理和（以下
単にＦＯＲと略す）ゲート部２１及び該ＥＯＲゲート部
２１の８ビット出力部部の論理積をとるアンドゲート２
２より構成され、該アンドゲート２２の出力がドロアオ
ープン信号になっている。
８ビツトコマンドデータと比較データ設定部３からの８
ビツト基準データを受ける比較用の排他的論理和（以下
単にＦＯＲと略す）ゲート部２１及び該ＥＯＲゲート部
２１の８ビット出力部部の論理積をとるアンドゲート２
２より構成され、該アンドゲート２２の出力がドロアオ
ープン信号になっている。
［作用］
このように構成された装置において、Ｒ８２３２Ｃ等の
汎用シリアルインターフェイスを介して送信されてきた
コマンドはシリアルデータ受信部１で受信され、８ビツ
トのパラレルデータに変換された後、パラレルデータ出
力部１ａから８ビツトデータとして出力される。このコ
マンドデータと比較データ設定部３より与えられる８ビ
ツトデータとがＥＯＲゲート部２１に入ってビットごと
に排他的論理和がとられ、その結果がビットごとに出力
される。
汎用シリアルインターフェイスを介して送信されてきた
コマンドはシリアルデータ受信部１で受信され、８ビツ
トのパラレルデータに変換された後、パラレルデータ出
力部１ａから８ビツトデータとして出力される。このコ
マンドデータと比較データ設定部３より与えられる８ビ
ツトデータとがＥＯＲゲート部２１に入ってビットごと
に排他的論理和がとられ、その結果がビットごとに出力
される。
アンドゲート２２はこの８ビツトの信号全ての論理積を
とる。受信したコマンドが全て正しい場合にはＥＯＲゲ
ート部２１の出力は８ビツト全てが゛１″になり、従っ
てアンドゲート２２の出力も′″１゛になる。この“１
″信号はドロアオープン制御部４にドロアオープン信号
として入る。若し、受信コマンドに誤りがあった場合、
ＥＯＲゲート部２１の全ビット出力が“１″にならない
ので、アンドゲート２２の出力はｏ°′になりドロアオ
ープン信号は出ない。
とる。受信したコマンドが全て正しい場合にはＥＯＲゲ
ート部２１の出力は８ビツト全てが゛１″になり、従っ
てアンドゲート２２の出力も′″１゛になる。この“１
″信号はドロアオープン制御部４にドロアオープン信号
として入る。若し、受信コマンドに誤りがあった場合、
ＥＯＲゲート部２１の全ビット出力が“１″にならない
ので、アンドゲート２２の出力はｏ°′になりドロアオ
ープン信号は出ない。
このように本発明はシリアルデータ受信部１で受信した
コマンドデータと、設定値変更可能な比較データ設定部
３で設定された基準データを比較制御部２０でビットご
とに比較する。
コマンドデータと、設定値変更可能な比較データ設定部
３で設定された基準データを比較制御部２０でビットご
とに比較する。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは同一の符号を付して示す。パラ
レルデータ出力部１ａはｂｏからｂ７までの８ビツトデ
ータを出力する。比較データ設定部３はコマンドデータ
のビット数に合わせてＳＯから８７までの８個のビット
接点をもつデイツプスイッチ３１から構成されている。
。第１図と同一のものは同一の符号を付して示す。パラ
レルデータ出力部１ａはｂｏからｂ７までの８ビツトデ
ータを出力する。比較データ設定部３はコマンドデータ
のビット数に合わせてＳＯから８７までの８個のビット
接点をもつデイツプスイッチ３１から構成されている。
デイツプスイッチ３１の一端は全ビット接地され、他端
はそれぞれビットごとに抵抗Ｒを介して５■に接続され
ている。そして、ビット接点ＳＯ〜Ｓ７はビットごとに
オンオフ設定が行えるようになっている。
はそれぞれビットごとに抵抗Ｒを介して５■に接続され
ている。そして、ビット接点ＳＯ〜Ｓ７はビットごとに
オンオフ設定が行えるようになっている。
ＦＯＲゲート部２１は、ＧｏからＧ７までの２人力ＦＯ
Ｒゲートから構成され、アンドゲート２２としては８人
カタイプのアンドゲートＧＸｌが用いられる。このよう
に構成された装置の動作を説明すれば以下の通りである
。
Ｒゲートから構成され、アンドゲート２２としては８人
カタイプのアンドゲートＧＸｌが用いられる。このよう
に構成された装置の動作を説明すれば以下の通りである
。
今、汎用のシリアルインターフェイスを介して外部より
送信されてくるドロアオープンコマンドが“ＡＡ″（１
６進で示す。以下同じ）であるものとする。Ａ Ａ ”
をＯ°′と１”の２進数で表わすと、左端がＬＳＢ （
最小位ビット）であるものとして となる。このビットシリアルデータがシリアルデータ受
信部１でパラレルデータに変換され８ビツトのコマンド
データとしパラレルデータ出力部１ａから出力される。
送信されてくるドロアオープンコマンドが“ＡＡ″（１
６進で示す。以下同じ）であるものとする。Ａ Ａ ”
をＯ°′と１”の２進数で表わすと、左端がＬＳＢ （
最小位ビット）であるものとして となる。このビットシリアルデータがシリアルデータ受
信部１でパラレルデータに変換され８ビツトのコマンド
データとしパラレルデータ出力部１ａから出力される。
−方、ドロアオープンコマンド“ＡＡ”に対して、デイ
ツブスイッチ３１は第３図に示すように各ビット接点が
設定される。接点がオフの時はビット“１″に、接点が
オンの時には接地されて“○゛になるので、前記０１０
１０１０１に対応して オフ、オン、オフ、オン、オフ、オン、オフ。
ツブスイッチ３１は第３図に示すように各ビット接点が
設定される。接点がオフの時はビット“１″に、接点が
オンの時には接地されて“○゛になるので、前記０１０
１０１０１に対応して オフ、オン、オフ、オン、オフ、オン、オフ。
オン
と設定されている。即ち、送られてくるコマンドの各ビ
ットの反転信号がデイツブスイッチ３１で設定されるこ
とになる。
ットの反転信号がデイツブスイッチ３１で設定されるこ
とになる。
この時、Ｇｏ＝Ｇｔの入力状態は第４図に示すようにな
る。図の左側がコマンドデータ、右側が基準データであ
る。従って、コマンドデータ゛△Ａ Ｉ＋が正確に送信
されておれば、ＦＯＲゲーゲート−Ｇ７の出力は全て“
１′′になる。全ビット１１１ ＪＴの出力を受けるア
ンドゲートＧＩＯの出力も“１”になり、ドロアオープ
ン信号が出力される。
る。図の左側がコマンドデータ、右側が基準データであ
る。従って、コマンドデータ゛△Ａ Ｉ＋が正確に送信
されておれば、ＦＯＲゲーゲート−Ｇ７の出力は全て“
１′′になる。全ビット１１１ ＪＴの出力を受けるア
ンドゲートＧＩＯの出力も“１”になり、ドロアオープ
ン信号が出力される。
この結果、ドロアオープン制御部４はドロア（図示せず
）をオープンする。若し、コマンドデーラダ“Ａ Ａ
”が正確に送信されてきていない場合、８ビツトの転送
データの少なくとも１ビツトが該データとなり、ＥＯＲ
ゲートＧＯ〜Ｇ７のうちの少なくとも１つの出力が°′
０″になる。この結果、８人カアンドゲートＧ ＋ｏの
出力は″○′′になり、ドロアオープン信号は出力され
ない。
）をオープンする。若し、コマンドデーラダ“Ａ Ａ
”が正確に送信されてきていない場合、８ビツトの転送
データの少なくとも１ビツトが該データとなり、ＥＯＲ
ゲートＧＯ〜Ｇ７のうちの少なくとも１つの出力が°′
０″になる。この結果、８人カアンドゲートＧ ＋ｏの
出力は″○′′になり、ドロアオープン信号は出力され
ない。
上述の説明においてはコマンドデータが８ビツトの場合
を例にとって説明したが、本発明はこれに限るものでは
なく、任意のビット数のコマンドデータを用いることが
できる。この場合、コマンドデータのビット数に応じて
比較データ設定部３のビット数も変える必要がある。又
、オープンコマンド以外のコマンドのチエツク用にも全
く同様にして用いることができる。更に、比較制御部２
０の構成もＦＯＲゲートとアンドゲートの組合せに限る
ものではな（、ＦＯＲゲートを備える回路で比較ができ
るのでコマンドデータと基準データを各ビットごとの比
較結果を統合し得るゲート回路であればどのようなもの
であってもよい。
を例にとって説明したが、本発明はこれに限るものでは
なく、任意のビット数のコマンドデータを用いることが
できる。この場合、コマンドデータのビット数に応じて
比較データ設定部３のビット数も変える必要がある。又
、オープンコマンド以外のコマンドのチエツク用にも全
く同様にして用いることができる。更に、比較制御部２
０の構成もＦＯＲゲートとアンドゲートの組合せに限る
ものではな（、ＦＯＲゲートを備える回路で比較ができ
るのでコマンドデータと基準データを各ビットごとの比
較結果を統合し得るゲート回路であればどのようなもの
であってもよい。
［発明の効果］
以上詳細に説明したように、本発明によれば汎用のシリ
アルインターフェイスを介して送られてきたコマンドデ
ータを比較データ設定部で設定された基準データとビッ
トごとに比較するＦＯＲゲート回路を設けることにより
、送信されてきたコマンドの正誤をＣＰＵなしで判断す
ることができる。従って、簡単な構成の安価なキャッシ
ュドロアを提供することができる。本発明によれば、オ
ープンコマンドのチエツクを任意に設定した情報に基づ
いて行うため、悪意の第３者によってドロアオープンプ
ログラムに変更が加えられ、それにより不必要にドロア
が開き（オープンし）、現金が開離に合う等の可能性が
少なくなり、保安性の高いキャッシュドロアを提供する
ことができる。
アルインターフェイスを介して送られてきたコマンドデ
ータを比較データ設定部で設定された基準データとビッ
トごとに比較するＦＯＲゲート回路を設けることにより
、送信されてきたコマンドの正誤をＣＰＵなしで判断す
ることができる。従って、簡単な構成の安価なキャッシ
ュドロアを提供することができる。本発明によれば、オ
ープンコマンドのチエツクを任意に設定した情報に基づ
いて行うため、悪意の第３者によってドロアオープンプ
ログラムに変更が加えられ、それにより不必要にドロア
が開き（オープンし）、現金が開離に合う等の可能性が
少なくなり、保安性の高いキャッシュドロアを提供する
ことができる。
第１図は本発明のキャッシュドロアの原理ブロック図、
第２図は本発明の一実施例を示す構成ブロック図、第３
図はデイツプスイッチの状態を示す図、第４図はＦＯＲ
ゲート部の入力状態を示す図、第５図はキャッシュドロ
アの従来構成例を示す図である。 第１図、第２図において、 １はシリアルデータ受信部、 １ａはパラレルデータ出力部、 ３は比較データ設定部、 ４はドロアオープン制御部、 ２０は比較制御部、 ２１はＦＯＲゲート部、 ２２はアンドゲート、 ３１はデイツプスイッチ、 Ｇｏ＝ＧｙはＥＯＲゲート、 Ｇ１９はアンドゲート、 Ｒは抵抗である。
第２図は本発明の一実施例を示す構成ブロック図、第３
図はデイツプスイッチの状態を示す図、第４図はＦＯＲ
ゲート部の入力状態を示す図、第５図はキャッシュドロ
アの従来構成例を示す図である。 第１図、第２図において、 １はシリアルデータ受信部、 １ａはパラレルデータ出力部、 ３は比較データ設定部、 ４はドロアオープン制御部、 ２０は比較制御部、 ２１はＦＯＲゲート部、 ２２はアンドゲート、 ３１はデイツプスイッチ、 Ｇｏ＝ＧｙはＥＯＲゲート、 Ｇ１９はアンドゲート、 Ｒは抵抗である。
Claims (1)
- 【特許請求の範囲】 シリアルインターフェイスを介して送信されたコマンド
を基にドロアのオープン駆動を行うキャッシュドロアの
制御方式において、 シリアルデータを受信してパラレルデータに変換するシ
リアルデータ受信部（１）と、 比較すべき基準データを設定する比較データ設定部（３
）と、 シリアルデータ受信部（１）で受信したコマンドを予め
比較データ設定部（３）により設定された基準データと
をそれぞれビット毎に比較する排他論理ゲート回路を備
え、比較結果の出力信号によりドロアオープン信号を出
力する比較制御部（２０）とを具備したことを特徴とす
るキャッシュドロアの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143635A JPS63696A (ja) | 1986-06-19 | 1986-06-19 | キヤツシユドロアの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143635A JPS63696A (ja) | 1986-06-19 | 1986-06-19 | キヤツシユドロアの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63696A true JPS63696A (ja) | 1988-01-05 |
Family
ID=15343345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143635A Pending JPS63696A (ja) | 1986-06-19 | 1986-06-19 | キヤツシユドロアの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63696A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0269890A (ja) * | 1988-09-06 | 1990-03-08 | Kamata Seisakusho:Kk | キャッシュドロワとそれを用いたキャッシュレジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111766A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Register |
-
1986
- 1986-06-19 JP JP61143635A patent/JPS63696A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111766A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Register |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0269890A (ja) * | 1988-09-06 | 1990-03-08 | Kamata Seisakusho:Kk | キャッシュドロワとそれを用いたキャッシュレジスタ |
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