JPH04288652A - 伝送装置用回路 - Google Patents
伝送装置用回路Info
- Publication number
- JPH04288652A JPH04288652A JP5252491A JP5252491A JPH04288652A JP H04288652 A JPH04288652 A JP H04288652A JP 5252491 A JP5252491 A JP 5252491A JP 5252491 A JP5252491 A JP 5252491A JP H04288652 A JPH04288652 A JP H04288652A
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- Japan
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- interrupt
- signal
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 19
- 238000001514 detection method Methods 0.000 claims description 24
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
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- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は伝送装置用制御回路に関
する。さらに詳しくは例えばＰＢＸなどの伝送装置で使
用される、基板単位で組み込まれる制御回路において割
り込み信号を正確に認識する回路に関する。
する。さらに詳しくは例えばＰＢＸなどの伝送装置で使
用される、基板単位で組み込まれる制御回路において割
り込み信号を正確に認識する回路に関する。
【０００２】
【従来の技術】従来、伝送装置は、図３に示すように、
装置全体を制御する制御回路が組み込まれた装置主制御
カード１００と、内蔵する共有ＲＡＭ１０１を用いてデ
ータ伝送をおこなう制御回路が組み込まれた制御カード
１０２の複数と、装置主制御カード１００と制御ード１
０２とを接続するコントロールバス１０３とで構成され
る。
装置全体を制御する制御回路が組み込まれた装置主制御
カード１００と、内蔵する共有ＲＡＭ１０１を用いてデ
ータ伝送をおこなう制御回路が組み込まれた制御カード
１０２の複数と、装置主制御カード１００と制御ード１
０２とを接続するコントロールバス１０３とで構成され
る。
【０００３】それぞれの制御カード１０２Ａ、１０２Ｂ
は、ＣＰＵ１０４と割り込み回路１０５と共有ＲＡＭ１
０１とで構成される。割り込み回路１０５は、図４に示
すように、制御カード１０２に付されたアドレス装置主
制御カード１００が出力するアドレス（アクセスカード
指定アドレス）との一致を検出するアドレス一致検出部
１０６と、装置主制御カード１００が出力する割り込み
信号バーＩＣを認識する割り込み認識部１０７と、アド
レス一致検出部１０６からの出力信号と割り込み認識部
１０７からの出力信号とから割り込み信号バーＩＣを検
出する割り込み検出部１０８と、割り込み検出部１０８
に接続されて割り込み動作を解除する割り込み解除部１
０９とで構成される。
は、ＣＰＵ１０４と割り込み回路１０５と共有ＲＡＭ１
０１とで構成される。割り込み回路１０５は、図４に示
すように、制御カード１０２に付されたアドレス装置主
制御カード１００が出力するアドレス（アクセスカード
指定アドレス）との一致を検出するアドレス一致検出部
１０６と、装置主制御カード１００が出力する割り込み
信号バーＩＣを認識する割り込み認識部１０７と、アド
レス一致検出部１０６からの出力信号と割り込み認識部
１０７からの出力信号とから割り込み信号バーＩＣを検
出する割り込み検出部１０８と、割り込み検出部１０８
に接続されて割り込み動作を解除する割り込み解除部１
０９とで構成される。
【０００４】このような構成の伝送装置における制御カ
ード１０２への割り込み動作について説明する。図５に
示すように、装置主制御カード１００からコントロール
バス１０３に出力される信号は、１８のビットＢ０〜Ｂ
１７で構成されている。そしてＳＴＡＴＥ１で出力され
るビットＢ１５〜８のアクセスカード指定アドレスを、
それぞれの制御カード１０２Ａ、１０２Ｂのアドレス一
致検出部１０６で検出して、どの制御カードが指定され
ているのか判断する。この指定アドレスに一致したアド
レスの付された制御カードは、ＳＴＡＴＥ２で出力され
る制御データ内の空ビットＢ１２、Ｂ１３の次にある割
り込み信号バーＩＣ（ビットＢ１０）を割り込み認識部
１０７で認識する。割り込み信号バーＩＣがＬレベルの
時割り込み要求となる。この認識は図６におけるＤ／Ａ
信号がＬレベルからＨレベルへ切り換わる立ち上り後に
おこなわれる。
ード１０２への割り込み動作について説明する。図５に
示すように、装置主制御カード１００からコントロール
バス１０３に出力される信号は、１８のビットＢ０〜Ｂ
１７で構成されている。そしてＳＴＡＴＥ１で出力され
るビットＢ１５〜８のアクセスカード指定アドレスを、
それぞれの制御カード１０２Ａ、１０２Ｂのアドレス一
致検出部１０６で検出して、どの制御カードが指定され
ているのか判断する。この指定アドレスに一致したアド
レスの付された制御カードは、ＳＴＡＴＥ２で出力され
る制御データ内の空ビットＢ１２、Ｂ１３の次にある割
り込み信号バーＩＣ（ビットＢ１０）を割り込み認識部
１０７で認識する。割り込み信号バーＩＣがＬレベルの
時割り込み要求となる。この認識は図６におけるＤ／Ａ
信号がＬレベルからＨレベルへ切り換わる立ち上り後に
おこなわれる。
【０００５】このようにして割り込み信号が確認される
と、割り込み検出部１０８から割り込み要求信号＊ＩＣ
（Ｌレベル）がＣＰＵ１０４へ出力される。
と、割り込み検出部１０８から割り込み要求信号＊ＩＣ
（Ｌレベル）がＣＰＵ１０４へ出力される。
【０００６】
【発明が解決しようとする課題】通常コントロールバス
１０３は伝送装置において、各カードを接続するバック
ボードあるいはバックボード及びケーブルによって装置
主制御カード１００及びそれぞれの制御カード１０２Ａ
、１０２Ｂを接続している。
１０３は伝送装置において、各カードを接続するバック
ボードあるいはバックボード及びケーブルによって装置
主制御カード１００及びそれぞれの制御カード１０２Ａ
、１０２Ｂを接続している。
【０００７】このような構成において、バックボード上
、もしくはケーブル上でノイズによる影響を受け、空ビ
ットＢ１２、Ｂ１３の状態が変化した際に割り込み信号
バーＩＣの状態が変化し、装置主制御カード１００が割
り込み信号バーＩＣを出力していない状態であっても、
ノイズのために割り込み信号バーＩＣが出力されたと同
じ状態になることがあった。この場合、アドレス指定さ
れた制御カードは割り込み要求信号＊ＩＣを出力すると
いった誤動作をおこなうこととなった。
、もしくはケーブル上でノイズによる影響を受け、空ビ
ットＢ１２、Ｂ１３の状態が変化した際に割り込み信号
バーＩＣの状態が変化し、装置主制御カード１００が割
り込み信号バーＩＣを出力していない状態であっても、
ノイズのために割り込み信号バーＩＣが出力されたと同
じ状態になることがあった。この場合、アドレス指定さ
れた制御カードは割り込み要求信号＊ＩＣを出力すると
いった誤動作をおこなうこととなった。
【０００８】この発明は上記の事情を考慮してなされた
もので、割り込み信号の状態を正確に認識して割り込み
要求動作の信頼性を向上させることができる伝送装置用
制御回路を提供しようとするものである。
もので、割り込み信号の状態を正確に認識して割り込み
要求動作の信頼性を向上させることができる伝送装置用
制御回路を提供しようとするものである。
【０００９】
【課題を解決するための手段】この発明は、複数のライ
ンからなるコントロールバスを介して主制御回路から入
力される信号により、データの伝送を制御する伝送装置
制御回路において、主制御回路からコントロールバス３
を介して入力される割り込み信号を認識する割り込み認
識部２と、割り込み信号が伝送されるコントロールバス
３の１ライン近傍のラインに伝送される割り込み信号を
保護するための保護信号を認識する保護ビット認識部５
と、割り込み認識部２で認識された割り込み信号の状態
と保護ビット認識部５で認識された保護信号の状態とが
、予め設定された状態である場合に、認識された割り込
み信号を有効として割り込み要求信号を出力する割り込
み検出部４と、を備えてなることを特徴とする伝送装置
用制御回路である。
ンからなるコントロールバスを介して主制御回路から入
力される信号により、データの伝送を制御する伝送装置
制御回路において、主制御回路からコントロールバス３
を介して入力される割り込み信号を認識する割り込み認
識部２と、割り込み信号が伝送されるコントロールバス
３の１ライン近傍のラインに伝送される割り込み信号を
保護するための保護信号を認識する保護ビット認識部５
と、割り込み認識部２で認識された割り込み信号の状態
と保護ビット認識部５で認識された保護信号の状態とが
、予め設定された状態である場合に、認識された割り込
み信号を有効として割り込み要求信号を出力する割り込
み検出部４と、を備えてなることを特徴とする伝送装置
用制御回路である。
【００１０】
【作用】この発明によれば、割り込み認識部が認識した
割り込み信号と、保護ビット認識部が認識した保護信号
とが、予め設定された状態である場合にのみ、割り込み
検出部が割り込み信号を有効として割り込み要求信号を
出力する。
割り込み信号と、保護ビット認識部が認識した保護信号
とが、予め設定された状態である場合にのみ、割り込み
検出部が割り込み信号を有効として割り込み要求信号を
出力する。
【００１１】したがって、コントロールバスに重畳した
ノイズによって割り込み信号とみなせるような信号が割
り込み認識部に入力されても、その信号と保護ビット認
識部が認識した保護信号とが設定された状態でないので
、割り込み検出部により割り込み信号が有効とならず、
割り込み信号の信頼性を向上させることができる。
ノイズによって割り込み信号とみなせるような信号が割
り込み認識部に入力されても、その信号と保護ビット認
識部が認識した保護信号とが設定された状態でないので
、割り込み検出部により割り込み信号が有効とならず、
割り込み信号の信頼性を向上させることができる。
【００１２】
【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なおこの発明はこれによって限定されるも
のではない。
を詳述する。なおこの発明はこれによって限定されるも
のではない。
【００１３】図１はこの発明の一実施例の構成を示すブ
ロック図である。なお、この実施例の使用される伝送装
置の全体構成は従来例と同様であってよい。同図におい
て、１はアドレス一致検出部、２は割り込み認識部であ
り、２１本のラインからなるコントロールバス３を介し
て図示しない主制御回路が組み込まれた装置主制御カー
ドに接続される。アドレス一致検出部１は、コントロー
ルバス３に出力されるビットＢ１５〜Ｂ８で示されるア
クセスカード指定アドレスと伝送装置用制御回路が組み
込まれた制御カードに付されたアドレスとを比較し、一
致すれば割り込み検出部４にアドレス一致の信号に出力
する。
ロック図である。なお、この実施例の使用される伝送装
置の全体構成は従来例と同様であってよい。同図におい
て、１はアドレス一致検出部、２は割り込み認識部であ
り、２１本のラインからなるコントロールバス３を介し
て図示しない主制御回路が組み込まれた装置主制御カー
ドに接続される。アドレス一致検出部１は、コントロー
ルバス３に出力されるビットＢ１５〜Ｂ８で示されるア
クセスカード指定アドレスと伝送装置用制御回路が組み
込まれた制御カードに付されたアドレスとを比較し、一
致すれば割り込み検出部４にアドレス一致の信号に出力
する。
【００１４】割り込み認識部２は、コントロールバスに
出力されるビットＢ１０で構成される割り込み信号を認
識する。この認識のタイミングは、従来同様Ｄ／Ａ信号
がＬレベルに立ち下がったのちで、かつ以下に述べる保
護信号を認識したのちである。
出力されるビットＢ１０で構成される割り込み信号を認
識する。この認識のタイミングは、従来同様Ｄ／Ａ信号
がＬレベルに立ち下がったのちで、かつ以下に述べる保
護信号を認識したのちである。
【００１５】５は保護ビット認識部で、割り込み信号が
送出されるコントロールバス３の１ライン近傍のライン
、すなわちビットＢ１０の出力されるラインの近傍ライ
ンに送出される、ビットＢ１１及びビットＢ１２にて構
成される割り込み信号を保護するための保護信号（保護
ビット）を認識する。
送出されるコントロールバス３の１ライン近傍のライン
、すなわちビットＢ１０の出力されるラインの近傍ライ
ンに送出される、ビットＢ１１及びビットＢ１２にて構
成される割り込み信号を保護するための保護信号（保護
ビット）を認識する。
【００１６】６は割り込み解除部で、割り込み要求に対
応する割り込み動作が完了した際に、割り込み検出部４
をリセットする。
応する割り込み動作が完了した際に、割り込み検出部４
をリセットする。
【００１７】次にこの実施例の動作を説明する。アドレ
ス一致検出部１でアクセスカード指定アドレスが一致し
たことが検出される。これは従来同様ＳＴＡＴＥ１にお
いておこなわれる。次にＳＴＡＴＥ２において、コント
ロールバス３に出力された保護ビット（ビットＢ１１及
びＢ１２）が保護ビット認識部５で認識されるとともに
、割り込み認識部２でコントロールバス３から入力され
る割り込み信号（ビットＢ１０）が認識される。
ス一致検出部１でアクセスカード指定アドレスが一致し
たことが検出される。これは従来同様ＳＴＡＴＥ１にお
いておこなわれる。次にＳＴＡＴＥ２において、コント
ロールバス３に出力された保護ビット（ビットＢ１１及
びＢ１２）が保護ビット認識部５で認識されるとともに
、割り込み認識部２でコントロールバス３から入力され
る割り込み信号（ビットＢ１０）が認識される。
【００１８】割り込み検出部４は、認識された割り込み
信号及び保護信号の状態が、予め設定された状態である
場合に、認識された割り込み信号を有効として割り込み
要求信号をＣＰＵに出力する。すなわち、割り込み信号
であるビットＢ１０がＬレベル、保護信号を形成するビ
ットＢ１１がＬレベルで、かつビットＢ１２がＨレベル
の予め設定された状態である場合に、認識された割り込
み信号が有効となる。
信号及び保護信号の状態が、予め設定された状態である
場合に、認識された割り込み信号を有効として割り込み
要求信号をＣＰＵに出力する。すなわち、割り込み信号
であるビットＢ１０がＬレベル、保護信号を形成するビ
ットＢ１１がＬレベルで、かつビットＢ１２がＨレベル
の予め設定された状態である場合に、認識された割り込
み信号が有効となる。
【００１９】これとは逆に、ノイズの影響を受けて、ビ
ットＢ１１とビットＢ１２のいずれか一方あるいは両方
が上記設定された状態でない場合は、割り込み検出部４
は認識された割り込み信号を無効とする。
ットＢ１１とビットＢ１２のいずれか一方あるいは両方
が上記設定された状態でない場合は、割り込み検出部４
は認識された割り込み信号を無効とする。
【００２０】図２はこの実施例の具体的な回路構成を示
す電気回路図である。同図において、アドレス一致検出
部１及び割り込み解除部６は従来と同様の回路構成であ
ってよいので詳細を図示しない。割り込み認識部２は、
２つのＤ型フリップフロップ（以下Ｄ型ＦＦと記す）２
１、２２にて形成される。Ｄ型ＦＦの２１は、信号Ｄ／
ＡのタイミングでビットＢ１０をサンプルし、バーＱ出
力端子よりデータをシステムのクロックＣＫにて信号を
サンプルするＤ型ＦＦ２２のＤ端子へ出力する。
す電気回路図である。同図において、アドレス一致検出
部１及び割り込み解除部６は従来と同様の回路構成であ
ってよいので詳細を図示しない。割り込み認識部２は、
２つのＤ型フリップフロップ（以下Ｄ型ＦＦと記す）２
１、２２にて形成される。Ｄ型ＦＦの２１は、信号Ｄ／
ＡのタイミングでビットＢ１０をサンプルし、バーＱ出
力端子よりデータをシステムのクロックＣＫにて信号を
サンプルするＤ型ＦＦ２２のＤ端子へ出力する。
【００２１】保護ビット認識部５はＤ／Ａ信号をクロッ
クとして作動する２つのＤ型ＦＦ５１、５２にて形成さ
れている。Ｄ型ＦＦ５１はビットＢ１１をサンプルする
もので、バーＱ出力端子よりデータを割り込み検出部４
へ出力する。またＤ型ＦＦ５２はビットＢ１２をサンプ
ルするもので、Ｑ出力端子よりデータを割り込み検出部
４へ出力する。
クとして作動する２つのＤ型ＦＦ５１、５２にて形成さ
れている。Ｄ型ＦＦ５１はビットＢ１１をサンプルする
もので、バーＱ出力端子よりデータを割り込み検出部４
へ出力する。またＤ型ＦＦ５２はビットＢ１２をサンプ
ルするもので、Ｑ出力端子よりデータを割り込み検出部
４へ出力する。
【００２２】割り込み検出部４はＡＮＤゲート４１とＤ
型ＦＦ４２とで形成される。ＡＮＤゲート４１は４入力
型で、アドレス一致検出部１、Ｄ型ＦＦ２２、５１、５
２からの出力信号をが入力される。ＡＮＤゲート４１の
出力端子はＤ型ＦＦ４２のＣＫ入力端子に接続されてい
る。Ｄ型ＦＦ４２はリセット入力端子を有し割り込み解
除部６からの出力信号が入力される。そしてバーＱ出力
端子から割り込み要求信号＊ＩＣが出力される。
型ＦＦ４２とで形成される。ＡＮＤゲート４１は４入力
型で、アドレス一致検出部１、Ｄ型ＦＦ２２、５１、５
２からの出力信号をが入力される。ＡＮＤゲート４１の
出力端子はＤ型ＦＦ４２のＣＫ入力端子に接続されてい
る。Ｄ型ＦＦ４２はリセット入力端子を有し割り込み解
除部６からの出力信号が入力される。そしてバーＱ出力
端子から割り込み要求信号＊ＩＣが出力される。
【００２３】この回路構成から明らかなように、割り込
み検出部４において割り込み信号が有効とされるには、
入力されるすべての信号がＨレベルの状態でなければな
らない。つまり、割り込み要求信号＊ＩＣが出力される
には、アクセスカード指定アドレスが一致し、割り込み
信号であるビットＢ１０がＬレベルで、かつ保護信号の
ビットＢ１１がＬレベル、ビットＢ１２がＨレベルの状
態でなければならない。
み検出部４において割り込み信号が有効とされるには、
入力されるすべての信号がＨレベルの状態でなければな
らない。つまり、割り込み要求信号＊ＩＣが出力される
には、アクセスカード指定アドレスが一致し、割り込み
信号であるビットＢ１０がＬレベルで、かつ保護信号の
ビットＢ１１がＬレベル、ビットＢ１２がＨレベルの状
態でなければならない。
【００２４】なお上記実施例では割り込み信号がＬレベ
ルでアクティブな場合の例を示したが、Ｈレベルでアク
ティブとなる回路構成としてもよい。
ルでアクティブな場合の例を示したが、Ｈレベルでアク
ティブとなる回路構成としてもよい。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
コントロールバスにノイズが重畳しても、保護信号の状
態が予め設定された状態と同じであれる場合のみ、割り
込み信号が有効とされるので、割り込み信号の信頼性を
向上させることができる。
コントロールバスにノイズが重畳しても、保護信号の状
態が予め設定された状態と同じであれる場合のみ、割り
込み信号が有効とされるので、割り込み信号の信頼性を
向上させることができる。
【図１】この発明の実施例の構成を示すブロック図。
【図２】実施例の具体的な電気回路図。
【図３】伝送装置の全体構成を示すブロック図。
【図４】従来例の構成を示すブロック図。
【図５】コントロールバスに出力されるデータのビット
構成を示す説明図。
構成を示す説明図。
【図６】伝送装置の動作タイミングを示すタイミング図
。
。
１ アドレス一致検出部
２ 割り込み認識部
３ コントロールバス
４ 割り込み検出部
５ 保護ビット認識部
Claims (1)
- 【請求項１】 複数のラインからなるコントロールバ
スを介して主制御回路から入力される信号により、デー
タの伝送を制御する伝送装置制御回路において、主制御
回路からコントロールバス（３）を介して入力される割
り込み信号を認識する割り込み認識部（２）と、割り込
み信号が伝送されるコントロールバス（３）の１ライン
近傍のラインに伝送される割り込み信号を保護するため
の保護信号を認識する保護ビット認識部（５）と、割り
込み認識部（２）で認識された割り込み信号の状態と保
護ビット認識部（５）で認識された保護信号の状態とが
、予め設定された状態である場合に、認識された割り込
み信号を有効として割り込み要求信号を出力する割り込
み検出部（４）と、を備えてなることを特徴とする伝送
装置用制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252491A JPH04288652A (ja) | 1991-03-18 | 1991-03-18 | 伝送装置用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252491A JPH04288652A (ja) | 1991-03-18 | 1991-03-18 | 伝送装置用回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04288652A true JPH04288652A (ja) | 1992-10-13 |
Family
ID=12917135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5252491A Withdrawn JPH04288652A (ja) | 1991-03-18 | 1991-03-18 | 伝送装置用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04288652A (ja) |
-
1991
- 1991-03-18 JP JP5252491A patent/JPH04288652A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |