JPH0290219A - カード誤装着保護回路 - Google Patents
カード誤装着保護回路Info
- Publication number
- JPH0290219A JPH0290219A JP63242110A JP24211088A JPH0290219A JP H0290219 A JPH0290219 A JP H0290219A JP 63242110 A JP63242110 A JP 63242110A JP 24211088 A JP24211088 A JP 24211088A JP H0290219 A JPH0290219 A JP H0290219A
- Authority
- JP
- Japan
- Prior art keywords
- card
- circuit
- output
- signal
- position information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003780 insertion Methods 0.000 claims description 2
- 230000037431 insertion Effects 0.000 claims description 2
- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000009434 installation Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000010365 information processing Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Mounting Of Printed Circuit Boards And The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、複数のカードを装着してシステムバスに結合
するマザーボードをもった情報処理システムにおけるカ
ード誤装着保護回路に関するもので、 特に、それぞれのカードの装着位置が決められていて、
決められた位置以外のところに装着すると動作に不都合
を生ずるようなシステムにおけるカード誤装着保護回路
に関する。 なお、以下各図において同一の符号は同一もしくは相等
部分を示す。また理論もしくはレベル゛Ｈ″、“Ｌ １
１は単に“Ｈ”、“Ｌ ＩＩと記すものとする。
するマザーボードをもった情報処理システムにおけるカ
ード誤装着保護回路に関するもので、 特に、それぞれのカードの装着位置が決められていて、
決められた位置以外のところに装着すると動作に不都合
を生ずるようなシステムにおけるカード誤装着保護回路
に関する。 なお、以下各図において同一の符号は同一もしくは相等
部分を示す。また理論もしくはレベル゛Ｈ″、“Ｌ １
１は単に“Ｈ”、“Ｌ ＩＩと記すものとする。
従来、電子部品を搭載した複数のカードを装着して、こ
の各カードをシステムバスの結合するマザーボードをも
った情報処理システムにおいては、規格化された標準シ
ステムの場合、カード装着部分が一般にマザーボードの
任意の装着場所に任意のカードを装着できるような構造
になっているものが多い。 そのために、それぞれのカードのマザーボードへの装着
場所が、それぞれ特定の位置でなければならないような
場合には、カードの装着位置が正しいかどうかをそのつ
ど人間が判断してカードを装着していた。
の各カードをシステムバスの結合するマザーボードをも
った情報処理システムにおいては、規格化された標準シ
ステムの場合、カード装着部分が一般にマザーボードの
任意の装着場所に任意のカードを装着できるような構造
になっているものが多い。 そのために、それぞれのカードのマザーボードへの装着
場所が、それぞれ特定の位置でなければならないような
場合には、カードの装着位置が正しいかどうかをそのつ
ど人間が判断してカードを装着していた。
しかしながら、このような方法では、カードを誤った位
置の装着する可能性があり、その場合には、そのカード
が正しく動作しないだけでなく、実装されている他のカ
ードの動作も保障されず、誤動作、故障などを起こすお
それがあるという問題があった。 また、このような誤装着を防止する手段としてマザーボ
ードとカードとを特別仕様のものとし、それぞれの装着
部に例えば互いに嵌合するピンと孔とを設け、マザーボ
ードの装着場所ごとにその位置を変えることによって誤
装着を防ぐ方法もあるが、このような方法は一般標準の
構造をもったバスシステムには採用できず、しいて採用
しようとすればそのために特別な部品を必要とするので
高価なものになってしまうという問題があった。 そこで本発明は、カードが誤った装着位置に装着された
場合でも、そのために他のカードの動作に影響を与える
ことがないようにするカード誤装着保護回路を提供する
ことを課題とする。
置の装着する可能性があり、その場合には、そのカード
が正しく動作しないだけでなく、実装されている他のカ
ードの動作も保障されず、誤動作、故障などを起こすお
それがあるという問題があった。 また、このような誤装着を防止する手段としてマザーボ
ードとカードとを特別仕様のものとし、それぞれの装着
部に例えば互いに嵌合するピンと孔とを設け、マザーボ
ードの装着場所ごとにその位置を変えることによって誤
装着を防ぐ方法もあるが、このような方法は一般標準の
構造をもったバスシステムには採用できず、しいて採用
しようとすればそのために特別な部品を必要とするので
高価なものになってしまうという問題があった。 そこで本発明は、カードが誤った装着位置に装着された
場合でも、そのために他のカードの動作に影響を与える
ことがないようにするカード誤装着保護回路を提供する
ことを課題とする。
上述の課題を解決するために、本発明の回路は、ｒ電子
回路を搭載した複数のカード（２など）と、これらのカ
ードを装着する複数の装着手段であって、該手段の各位
置がそれぞれ所定の前記カードに対応するものであるよ
うな装着手段（コネクタ３など）を設けたマザーボード
（１など）とを備えたシステムにおいて、 該マザーボード上に前記装着手段を介し前記カードへそ
れぞれ当該の装着手段の位置を表わす位置情報を与える
位置情報発生手段（位置情報発生回路４など）を設ける
とともに、 前記カードのそれぞれの上に、 前記位置情報を読みとって該位置情報が当該カードの装
着されるべき装着位置の情報として正しいものであるか
否かを判定する判定手段（位置情報判定回路５など）と
、 該判定手段が前記位置情報を正しいと判別したときのみ
、（出力バッファイネーブル信号５Ａなどに基づいて）
当該のカードからシステムバスへの信号の出力を可能と
する。出力切換手段（出力バッファ６など）と、を設け
」るようにする。
回路を搭載した複数のカード（２など）と、これらのカ
ードを装着する複数の装着手段であって、該手段の各位
置がそれぞれ所定の前記カードに対応するものであるよ
うな装着手段（コネクタ３など）を設けたマザーボード
（１など）とを備えたシステムにおいて、 該マザーボード上に前記装着手段を介し前記カードへそ
れぞれ当該の装着手段の位置を表わす位置情報を与える
位置情報発生手段（位置情報発生回路４など）を設ける
とともに、 前記カードのそれぞれの上に、 前記位置情報を読みとって該位置情報が当該カードの装
着されるべき装着位置の情報として正しいものであるか
否かを判定する判定手段（位置情報判定回路５など）と
、 該判定手段が前記位置情報を正しいと判別したときのみ
、（出力バッファイネーブル信号５Ａなどに基づいて）
当該のカードからシステムバスへの信号の出力を可能と
する。出力切換手段（出力バッファ６など）と、を設け
」るようにする。
カードをマザーボードの任意の位置に装着すると、カー
ド上の位置情報判定回路５がマザーボードの位置情報発
生回路４によって作られた当該の装着位置を表わす位置
情報を判定し、正しければ出力バッファイネーブル信号
５Ａを出力バッファ６に与えて該バッファ６を介し当該
のカードから出力信号をシステムバろに出方させるよう
にし、正しくないときにはシステムバスに出方信号を出
力させない。従ってマザーボード上の誤った位置にカー
ドを装着しても、そのためにシステムバス上の信号を乱
して他のカードの動作に影響を与えるようなことがなく
なるのである。
ド上の位置情報判定回路５がマザーボードの位置情報発
生回路４によって作られた当該の装着位置を表わす位置
情報を判定し、正しければ出力バッファイネーブル信号
５Ａを出力バッファ６に与えて該バッファ６を介し当該
のカードから出力信号をシステムバろに出方させるよう
にし、正しくないときにはシステムバスに出方信号を出
力させない。従ってマザーボード上の誤った位置にカー
ドを装着しても、そのためにシステムバス上の信号を乱
して他のカードの動作に影響を与えるようなことがなく
なるのである。
第１図は、本発明の一実施例としての構成を示すブロッ
ク回路図である。マザーボード１には、カード２を装着
するためのコネクタ３が複数個設けられているが、図で
は簡単のため１個のコネクタと１個のカードのみが示し
である。 位置情報発生回路４はマザーボードｌ上のコネクタ３ご
とに設けられ、それぞれのコネクタごとに異なった位置
情報４Ａを発生するように作られている。具体的には、
位置情報発生回路４は、複数の信号線をそれぞれ電位“
ＨＨ又はＬ”に接続することによってビットパターンを
形成し、このビットパターンをマザーボード上のコネク
タごとに異なったものとするように構成されており、こ
れらの信号線の出力としての位置情報４Ａは該当するコ
ネクタ３を介して装着されたカード２に送られるように
なっている。なお第１図ではこれらの信号線は３本で構
成されているが、これらの信号線の数はもちろんマザー
ボードに搭載されるカードの数に応じた本数にすること
ができる。 カード２上の位置情報判定回路５は、位置情報発生回路
４からコネクタ３を介して送られてきた前記の位置情報
４Ａが、当該カードが装着されるべきコネクタ３を示す
情報であるかどうかを判定する回路であって、その具体
的な回路構成例を第２図に示す。第２図においては、マ
ザーボードからの位置情報４Ａを、簡単のために２ビツ
トの情報としである。 第２図に従って位置情報判定回路５の動作を説明すると
、カード情報発生回路７は、当該カードに固有なビット
パターンを位置情報発生回路４と同様にして発生する回
路であって、位置情報発生回路４からの信号線とこれに
対応するカード情報発生回路７の信号線とがそれぞれ排
他的ＯＲゲートＧｌ及びＧ２の入力に接続されている。 排他的ＯＲゲートＧ１及びＧ２の出力は負論理ＡＮＤゲ
−）Ｇ３に接続され、Ｇ３の出力は出力バッファイネー
ブル信号５Ａとして位置情報判定回路５の外部に出力さ
れる。排他的ＯＲゲートＧ１及びＧ２はそれぞれ二つの
入力が一致したときのみＬ”を出力するから、マザーボ
ード１からの位置情報とカード情報発生回路７からのカ
ード情報とが完全に一致したときのみ（：、１．Ｃ，２
の出力は“Ｉ Ｌ ｌ”となり、負論理ＡＮＤゲートＧ
３の人力がともに“Ｌ １１となるので０３は出力“Ｌ
”を出力バッファイネーブル信号５Ａとして外部に送り
出す。従ってカード情報発生回路７で作られるカード情
報を、そのカードが装着されるべきマザーボード上のコ
ネクタの位置情報に合わせておけば、当該カードがマザ
ーボードに装着されたときその位置が正しい位置かどう
かを判定することができる。 再び第１図に戻って説明を続けると、出力バッファ６は
前記出力バッファイネーブル信号５Ａの入力端子ＯＥを
もち、該端子ＯＥが“Ｌ ＩＩのときはバッファとして
の動作が有効となり、このカード２から出力バッファ６
とコネクタ３とを介してバス出力信号がシステムバス上
に送り出されることを可能にする。他方、前記出力バッ
ファイネーブル信号５Ａが“Ｈ”のときにはその信号出
力回路をハイインピーダンス状態にする（つまり当該カ
ードからシステムバスへの信号の出力を阻止する）切換
回路をもっている。 カード２がマザーボード１上の任意の位置にあるコネク
タ３に装着されると、位置情報発生回路４からそのコネ
クタに固有の位置情報がカード２上の位置情報判定回路
５に送られ、カード情報発生回路７で作られたそのカー
ドに固有のカード情報と比較される。その結果、位置情
報４Ａとカード情報が一致したときのみ、位置情報判定
回路５は出力バッファ６にＩＩ Ｌ“の信号５Ａを送り
、カード２は出力バッファ６を介しバス出力信号を正常
な状態でシステムバス上に送りだす。カード２の装着位
置が誤っていた場合には、位置情報４Ａとカード情報と
は一致せず、位置情報判定回路５は°“Ｈｏ”の信号５
Ａを出２カするので、出力バッファ６はハイインピーダ
ンス状態となり、このカード２からシステムバスへの信
号の出力を阻止する。 従ってカード２はマザーボード１に装着されていないの
と同じ状態となり、他のカード２に悪影響を及ぼさない
。なお第１図においては、出力バッファ６からのバス出
力信号線の本数を５本として図示しているが、この本線
は制御装置の必要に応じて所要の本数とすることができ
ることはもちろんである。 第３図は位置情報判定回路５の具体的な回路構成の他の
実施例を示す。簡単のために、第３図においても位置情
報４Ａを２ビツトの情報としである。第３図では位置情
報判定回路５はＮＡＮＤゲートＧ４のみで構成されてお
り、マザーボード１からの位置情報４Ａが°“Ｈ”、“
Ｈ”のときのみ、出力バッファイネーブル信号５Ａを°
“Ｌ”として送り出す。すなわち、第２図のようにカー
ド情報発生回路７からの固有のカード情報と位置情報と
４Ａとを比較して判定する代わりに、第３図の実施例で
は、ゲート素子の組み合わせによって特定の位置情報４
Ａのときのみ“Ｌ”を出力する回路となっている。この
回路はカードごとに位置情報判定回路５内のゲート素子
の組み合わせを変えなければならないが、装着されるカ
ードの数、すなわち、位置情報の数が少ないときには簡
単で小形の回路にできるという利点がある。
ク回路図である。マザーボード１には、カード２を装着
するためのコネクタ３が複数個設けられているが、図で
は簡単のため１個のコネクタと１個のカードのみが示し
である。 位置情報発生回路４はマザーボードｌ上のコネクタ３ご
とに設けられ、それぞれのコネクタごとに異なった位置
情報４Ａを発生するように作られている。具体的には、
位置情報発生回路４は、複数の信号線をそれぞれ電位“
ＨＨ又はＬ”に接続することによってビットパターンを
形成し、このビットパターンをマザーボード上のコネク
タごとに異なったものとするように構成されており、こ
れらの信号線の出力としての位置情報４Ａは該当するコ
ネクタ３を介して装着されたカード２に送られるように
なっている。なお第１図ではこれらの信号線は３本で構
成されているが、これらの信号線の数はもちろんマザー
ボードに搭載されるカードの数に応じた本数にすること
ができる。 カード２上の位置情報判定回路５は、位置情報発生回路
４からコネクタ３を介して送られてきた前記の位置情報
４Ａが、当該カードが装着されるべきコネクタ３を示す
情報であるかどうかを判定する回路であって、その具体
的な回路構成例を第２図に示す。第２図においては、マ
ザーボードからの位置情報４Ａを、簡単のために２ビツ
トの情報としである。 第２図に従って位置情報判定回路５の動作を説明すると
、カード情報発生回路７は、当該カードに固有なビット
パターンを位置情報発生回路４と同様にして発生する回
路であって、位置情報発生回路４からの信号線とこれに
対応するカード情報発生回路７の信号線とがそれぞれ排
他的ＯＲゲートＧｌ及びＧ２の入力に接続されている。 排他的ＯＲゲートＧ１及びＧ２の出力は負論理ＡＮＤゲ
−）Ｇ３に接続され、Ｇ３の出力は出力バッファイネー
ブル信号５Ａとして位置情報判定回路５の外部に出力さ
れる。排他的ＯＲゲートＧ１及びＧ２はそれぞれ二つの
入力が一致したときのみＬ”を出力するから、マザーボ
ード１からの位置情報とカード情報発生回路７からのカ
ード情報とが完全に一致したときのみ（：、１．Ｃ，２
の出力は“Ｉ Ｌ ｌ”となり、負論理ＡＮＤゲートＧ
３の人力がともに“Ｌ １１となるので０３は出力“Ｌ
”を出力バッファイネーブル信号５Ａとして外部に送り
出す。従ってカード情報発生回路７で作られるカード情
報を、そのカードが装着されるべきマザーボード上のコ
ネクタの位置情報に合わせておけば、当該カードがマザ
ーボードに装着されたときその位置が正しい位置かどう
かを判定することができる。 再び第１図に戻って説明を続けると、出力バッファ６は
前記出力バッファイネーブル信号５Ａの入力端子ＯＥを
もち、該端子ＯＥが“Ｌ ＩＩのときはバッファとして
の動作が有効となり、このカード２から出力バッファ６
とコネクタ３とを介してバス出力信号がシステムバス上
に送り出されることを可能にする。他方、前記出力バッ
ファイネーブル信号５Ａが“Ｈ”のときにはその信号出
力回路をハイインピーダンス状態にする（つまり当該カ
ードからシステムバスへの信号の出力を阻止する）切換
回路をもっている。 カード２がマザーボード１上の任意の位置にあるコネク
タ３に装着されると、位置情報発生回路４からそのコネ
クタに固有の位置情報がカード２上の位置情報判定回路
５に送られ、カード情報発生回路７で作られたそのカー
ドに固有のカード情報と比較される。その結果、位置情
報４Ａとカード情報が一致したときのみ、位置情報判定
回路５は出力バッファ６にＩＩ Ｌ“の信号５Ａを送り
、カード２は出力バッファ６を介しバス出力信号を正常
な状態でシステムバス上に送りだす。カード２の装着位
置が誤っていた場合には、位置情報４Ａとカード情報と
は一致せず、位置情報判定回路５は°“Ｈｏ”の信号５
Ａを出２カするので、出力バッファ６はハイインピーダ
ンス状態となり、このカード２からシステムバスへの信
号の出力を阻止する。 従ってカード２はマザーボード１に装着されていないの
と同じ状態となり、他のカード２に悪影響を及ぼさない
。なお第１図においては、出力バッファ６からのバス出
力信号線の本数を５本として図示しているが、この本線
は制御装置の必要に応じて所要の本数とすることができ
ることはもちろんである。 第３図は位置情報判定回路５の具体的な回路構成の他の
実施例を示す。簡単のために、第３図においても位置情
報４Ａを２ビツトの情報としである。第３図では位置情
報判定回路５はＮＡＮＤゲートＧ４のみで構成されてお
り、マザーボード１からの位置情報４Ａが°“Ｈ”、“
Ｈ”のときのみ、出力バッファイネーブル信号５Ａを°
“Ｌ”として送り出す。すなわち、第２図のようにカー
ド情報発生回路７からの固有のカード情報と位置情報と
４Ａとを比較して判定する代わりに、第３図の実施例で
は、ゲート素子の組み合わせによって特定の位置情報４
Ａのときのみ“Ｌ”を出力する回路となっている。この
回路はカードごとに位置情報判定回路５内のゲート素子
の組み合わせを変えなければならないが、装着されるカ
ードの数、すなわち、位置情報の数が少ないときには簡
単で小形の回路にできるという利点がある。
本発明によれば、電子回路を搭載した複数のカード２な
どと、 これらのカードを装着する複数の装着手段であって、該
手段の各位置がそれぞれ所定の前記カードに対応するも
のであるような装着手段（コネクタ３など）を設けたマ
ザーボード（１など）とを備えたシステムにおいて、 該マザーボード上に前記装着手段を介し前記カードへそ
れぞれ当該の装着手段の位置を表わす位置情報を与える
位置情報発生手段（位置情報発生回路４など）を設ける
とともに、 前記カードのそれぞれの上に、 前記位置情報を読みとって該位置情報が当該カードの装
着されるべき装着位置の情報として正しいものであるか
否かを判定する判定手段（位置情報発生手段が前記位置
情報を正しいと判別したときのみ、当該のカードからシ
ステムバスへの信号の出力を可能とする出力切換手段（
出力バッファ６など）と、を設けるようにしたので、カ
ードをマザーボード上の誤った位置に装着しても、バス
上の信号を乱して他のカードの動作に影響を与えること
がなくなるという効果が得られる。
どと、 これらのカードを装着する複数の装着手段であって、該
手段の各位置がそれぞれ所定の前記カードに対応するも
のであるような装着手段（コネクタ３など）を設けたマ
ザーボード（１など）とを備えたシステムにおいて、 該マザーボード上に前記装着手段を介し前記カードへそ
れぞれ当該の装着手段の位置を表わす位置情報を与える
位置情報発生手段（位置情報発生回路４など）を設ける
とともに、 前記カードのそれぞれの上に、 前記位置情報を読みとって該位置情報が当該カードの装
着されるべき装着位置の情報として正しいものであるか
否かを判定する判定手段（位置情報発生手段が前記位置
情報を正しいと判別したときのみ、当該のカードからシ
ステムバスへの信号の出力を可能とする出力切換手段（
出力バッファ６など）と、を設けるようにしたので、カ
ードをマザーボード上の誤った位置に装着しても、バス
上の信号を乱して他のカードの動作に影響を与えること
がなくなるという効果が得られる。
第１図は本発明の一実施例としての構成を示すブロック
回路図、第２図は位置情報判定回路の具体的な回路構成
を示す一実施例としてのブロック回路図、第３図は位置
情報判定回路の具体的な回路構成を示す他の実施例とし
ての回路図である。
回路図、第２図は位置情報判定回路の具体的な回路構成
を示す一実施例としてのブロック回路図、第３図は位置
情報判定回路の具体的な回路構成を示す他の実施例とし
ての回路図である。
Claims (1)
- 【特許請求の範囲】 １）電子回路を搭載した複数のカードと、 これらのカードを装着する複数の装着手段であって、該
手段の各位置がそれぞれ所定の前記カードに対応するも
のであるような装着手段を設けたマザーボードとを備え
たシステムにおいて、該マザーボード上に前記装着手段
を介し前記カードへそれぞれ当該の装着手段の位置を表
わす位置情報を与える位置情報発生手段を設けるととも
に、 前記カードのそれぞれの上に、 前記位置情報を読みとって該位置情報が当該カードの装
着されるべき装着位置の情報として正しいものであるか
否かを判定する判定手段と、該判定手段が前記位置情報
を正しいと判断したときのみ、当該のカードからシステ
ムバスへの信号の出力を可能とする出力切換手段と、を
設けたことを特徴とするカード誤装着保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242110A JPH0290219A (ja) | 1988-09-27 | 1988-09-27 | カード誤装着保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242110A JPH0290219A (ja) | 1988-09-27 | 1988-09-27 | カード誤装着保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290219A true JPH0290219A (ja) | 1990-03-29 |
Family
ID=17084447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242110A Pending JPH0290219A (ja) | 1988-09-27 | 1988-09-27 | カード誤装着保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290219A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243764A (ja) * | 1992-02-06 | 1993-09-21 | Nec Corp | 誤実装保護装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59173810A (ja) * | 1983-03-23 | 1984-10-02 | Fuji Electric Co Ltd | 制御システム |
-
1988
- 1988-09-27 JP JP63242110A patent/JPH0290219A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59173810A (ja) * | 1983-03-23 | 1984-10-02 | Fuji Electric Co Ltd | 制御システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243764A (ja) * | 1992-02-06 | 1993-09-21 | Nec Corp | 誤実装保護装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| AU580730B2 (en) | Self-checking computer circuitry | |
| CA1158775A (en) | Computer annotation system | |
| JPH0290219A (ja) | カード誤装着保護回路 | |
| KR100350031B1 (ko) | 프로그래머블제어기시스템에서베이스보드와,그위에장착된전원유니트및cpu유니트 | |
| EP0319183B1 (en) | Parity regeneration self-checking | |
| JPS6227409B2 (ja) | ||
| CA1180076A (en) | Circuit for equipping a variable number of bus units on a closed loop bus | |
| KR100235248B1 (ko) | 신호케이블에 따른 하드웨어간 연결상태를 점검하는 시스템 | |
| US6499071B1 (en) | Interconnection system | |
| US5267250A (en) | Circuit arrangement for detection of an erroneous selection signal supplied to selection means | |
| JP2830486B2 (ja) | 通信装置 | |
| US4969161A (en) | Apparatus for inputting and outputting data | |
| JP3390655B2 (ja) | リモート入出力装置 | |
| JPH0443417A (ja) | プリント板一致検出方式 | |
| JPS6355655A (ja) | 入出力インタフエ−ス拡張方式 | |
| JPS61259353A (ja) | デ−タ記憶装置 | |
| JPS636642A (ja) | カ−ド実装状態検出装置 | |
| JPH05336131A (ja) | データ伝送システム | |
| JPH05274067A (ja) | 情報処理装置 | |
| JPS63696A (ja) | キヤツシユドロアの制御方式 | |
| JPH0567733A (ja) | 半導体装置 | |
| JP2000090043A (ja) | コンピュータの周辺機器検出方法 | |
| JPS61250713A (ja) | メモリプリント板ユニツト | |
| JPS61239318A (ja) | 電源異常信号伝達方式 | |
| JPH03222199A (ja) | 半導体メモリ |