JPS59173810A - 制御システム - Google Patents
制御システムInfo
- Publication number
- JPS59173810A JPS59173810A JP58047224A JP4722483A JPS59173810A JP S59173810 A JPS59173810 A JP S59173810A JP 58047224 A JP58047224 A JP 58047224A JP 4722483 A JP4722483 A JP 4722483A JP S59173810 A JPS59173810 A JP S59173810A
- Authority
- JP
- Japan
- Prior art keywords
- control module
- control
- mounting
- module
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、所定の演算制御機能をもつ複数の制御機器
（以下、モジュールともいう。）を組み合わせて構成さ
れる制御システムに関するものである。
（以下、モジュールともいう。）を組み合わせて構成さ
れる制御システムに関するものである。
一般ニ、マイクロプロセッサの如き処理装置を用いた制
御モジュールにおいては、その機能がソフトウェアによ
って決められるため、外見的には他の制御モジュールと
の区別がつかない場合が多い。つまシ、内部の機能は異
なっていても外見上は殆んど同一であ夛、シたがって、
このような制御モジュールを複数個共通の収納シェルフ
に実装するような場合には、各々の実装位置の区別をす
ることが必要である。
御モジュールにおいては、その機能がソフトウェアによ
って決められるため、外見的には他の制御モジュールと
の区別がつかない場合が多い。つまシ、内部の機能は異
なっていても外見上は殆んど同一であ夛、シたがって、
このような制御モジュールを複数個共通の収納シェルフ
に実装するような場合には、各々の実装位置の区別をす
ることが必要である。
第１図は制御システムの構成例を示す外観図であシ、同
図（Ａ）はその上面図、同じく（Ｂ）は正面図、また（
Ｃ）は部分拡大図を示すものである。同図（Ａ）、（Ｂ
）からも明らかなように、このシステムはカード形式の
制御モジュール１ａ〜１ｆが収納シェルフ２に図の如く
実装され、その各々は図示されないコネクタを介して互
いに接続されて構成される。この場合、制御モジュール
１ａ〜１ｆの実装位置を明らかにするために、同図ＣＢ
）または（Ｃ）の如き表示銘板３ｍ、３ｂをシェルフ側
および制御モジュール側に貼シ付け、これらの表示が一
致するように実装することが行なわれる。かかる場合に
、制御モジュールを間違って実装すると、この間違いは
簡ちに分らないため、本来集村されるべき制御動作が行
なわれず、したがって制御システムの安全運転上問題が
ある。このため、シェルフ上の特定の位置には、それと
対応する制御モジュールだけしか適合しな因ように端子
や形状を工夫することが考えられるが、構造が複雑とな
るばかシでなく、コスト高になるという欠点がある。
図（Ａ）はその上面図、同じく（Ｂ）は正面図、また（
Ｃ）は部分拡大図を示すものである。同図（Ａ）、（Ｂ
）からも明らかなように、このシステムはカード形式の
制御モジュール１ａ〜１ｆが収納シェルフ２に図の如く
実装され、その各々は図示されないコネクタを介して互
いに接続されて構成される。この場合、制御モジュール
１ａ〜１ｆの実装位置を明らかにするために、同図ＣＢ
）または（Ｃ）の如き表示銘板３ｍ、３ｂをシェルフ側
および制御モジュール側に貼シ付け、これらの表示が一
致するように実装することが行なわれる。かかる場合に
、制御モジュールを間違って実装すると、この間違いは
簡ちに分らないため、本来集村されるべき制御動作が行
なわれず、したがって制御システムの安全運転上問題が
ある。このため、シェルフ上の特定の位置には、それと
対応する制御モジュールだけしか適合しな因ように端子
や形状を工夫することが考えられるが、構造が複雑とな
るばかシでなく、コスト高になるという欠点がある。
この発明は上記に鑑みてなされたもので、制御モジュー
ルが正しく実装されたか否かを簡単な手段により検出し
てアラームを発することにより、制御システムの安全を
図ることを目的とする。
ルが正しく実装されたか否かを簡単な手段により検出し
てアラームを発することにより、制御システムの安全を
図ることを目的とする。
この発明の要点は、制御モジュールの実装すべき位置を
表わす個有位置情報を予め設定しておくとともに、制御
モジュールが現実に実装された位置に応じて発生される
実装位置情報を上記個有位置情報と比較することによシ
正しく実装が行なわれているか否かを検出し、誤ってい
ると検出されたときは警報を発するとともに、制御モジ
ュールからの出力をオフとするようにした点にある。
表わす個有位置情報を予め設定しておくとともに、制御
モジュールが現実に実装された位置に応じて発生される
実装位置情報を上記個有位置情報と比較することによシ
正しく実装が行なわれているか否かを検出し、誤ってい
ると検出されたときは警報を発するとともに、制御モジ
ュールからの出力をオフとするようにした点にある。
以下、この発明の実施例を図面を参照して説明する。
第２図はこの発明の実施例を示す全体構成図である。同
図において、１は制御モジュール、４はコンパレータ（
比較器）、５は警報回路、６は制御演算回路、８１．８
２はスイッチ、Ｓｌａ、Ｓｌｂ。
図において、１は制御モジュール、４はコンパレータ（
比較器）、５は警報回路、６は制御演算回路、８１．８
２はスイッチ、Ｓｌａ、Ｓｌｂ。
Ｓ２ｍおよびＳ２ｂはその接点である。スイッチ８１゜
Ｓ２はそれぞれ２つの接点Ｓ１ｍおよびＳｌｂ、８２ｍ
お上びＳ２ｂを有し、そのオン、オフによるセットパタ
ーンによって、スイッチＳ１はその実装されるべき位置
を、またスイッチＳ２では、セットされるべき制御モジ
ュールをそれぞれ指定するものということができる。例
えば、２ピツトの情報では４種類の位置または制御モジ
ュールを指定することができるので、ｒｏｏｊ 、ｒｏ
ｌ Ｊ 、ｒｌＯＪおよび「１１」なるビットの組み合
わせに応じてｒＯＪ、、ｒｌＪ、ｒ２Ｊおよび「３」の
番号を付すことにすると、スイッチＳＩＫよって指定さ
れる実装位置およびスイッチＳ２によって指定される制
御モジュールにはそれぞれ０〜３の番号が付され、互い
に独立の番号情報を出力する。したがって、例えば、第
２図に示される制御モジュール１のスイッチＳ１がＩ２
”番を指定しているものとすれば、この制御モジール１
を′２”番の実装位置に挿入したときは、制御モジュー
ル１と１２”番を指定するスイッチｓ２とが電気的に接
続されて、スイッチＳ２から２”番を表わす信号または
情報が与えられるので、両者の番号情報は一致し、これ
によって正しく実装されていることがわかる。一方、こ
の制御モジュール１を１２”番以外の実装位置に挿入す
ると、この挿入によってスイッチＳ２と制御モジュール
１とが電気的に接続され、その結果″′２”番以外の情
報が得られることになって、正しく実装されていないこ
とがわかる。力お、上記では、２ビツトの例について説
明したが、一般的にはｎビットにすることができ、その
場合は２”（Ｚ）実装位置または制御モジュールを指定
することが可能である。また、８１．８２はスイッチに
限らず、これと同等の機能を有するものを使用すること
ができる。そして、上述の如く、スイッチ８１．８２に
よって指定される情報はコンパレータ４において比較さ
れ、正しく実装されていないときは所定の出力信号０Ｕ
ＴＩを出力することによシ、後述の如き警報回路５を駆
動して警報を発するとともに、制御演算回路６を動作さ
せ、その出力信号０ＵＴ２をオフとする。
Ｓ２はそれぞれ２つの接点Ｓ１ｍおよびＳｌｂ、８２ｍ
お上びＳ２ｂを有し、そのオン、オフによるセットパタ
ーンによって、スイッチＳ１はその実装されるべき位置
を、またスイッチＳ２では、セットされるべき制御モジ
ュールをそれぞれ指定するものということができる。例
えば、２ピツトの情報では４種類の位置または制御モジ
ュールを指定することができるので、ｒｏｏｊ 、ｒｏ
ｌ Ｊ 、ｒｌＯＪおよび「１１」なるビットの組み合
わせに応じてｒＯＪ、、ｒｌＪ、ｒ２Ｊおよび「３」の
番号を付すことにすると、スイッチＳＩＫよって指定さ
れる実装位置およびスイッチＳ２によって指定される制
御モジュールにはそれぞれ０〜３の番号が付され、互い
に独立の番号情報を出力する。したがって、例えば、第
２図に示される制御モジュール１のスイッチＳ１がＩ２
”番を指定しているものとすれば、この制御モジール１
を′２”番の実装位置に挿入したときは、制御モジュー
ル１と１２”番を指定するスイッチｓ２とが電気的に接
続されて、スイッチＳ２から２”番を表わす信号または
情報が与えられるので、両者の番号情報は一致し、これ
によって正しく実装されていることがわかる。一方、こ
の制御モジュール１を１２”番以外の実装位置に挿入す
ると、この挿入によってスイッチＳ２と制御モジュール
１とが電気的に接続され、その結果″′２”番以外の情
報が得られることになって、正しく実装されていないこ
とがわかる。力お、上記では、２ビツトの例について説
明したが、一般的にはｎビットにすることができ、その
場合は２”（Ｚ）実装位置または制御モジュールを指定
することが可能である。また、８１．８２はスイッチに
限らず、これと同等の機能を有するものを使用すること
ができる。そして、上述の如く、スイッチ８１．８２に
よって指定される情報はコンパレータ４において比較さ
れ、正しく実装されていないときは所定の出力信号０Ｕ
ＴＩを出力することによシ、後述の如き警報回路５を駆
動して警報を発するとともに、制御演算回路６を動作さ
せ、その出力信号０ＵＴ２をオフとする。
以下、第２図における各部の実施例について曲。
明する。
第３図はコンパレータを示す回路図である。
同図におｈて、４１ｔ ＊ ４１２は排他的論理和素子
（ＥＯＲ）、４２は論理和素子（ＯＲ）、Ｒは抵抗、Ｖ
ｃｃ 、 Ｖｉａは電源、８１．８２は第１ 図ト同様
のスイッチである。すなわち、スイッチｓｌと８２の対
応するもの同志、っｇ接点Ｓｌａと８２ｍ。
（ＥＯＲ）、４２は論理和素子（ＯＲ）、Ｒは抵抗、Ｖ
ｃｃ 、 Ｖｉａは電源、８１．８２は第１ 図ト同様
のスイッチである。すなわち、スイッチｓｌと８２の対
応するもの同志、っｇ接点Ｓｌａと８２ｍ。
ＳｌｂとＳ２ｂのオン、オフ情報がそれぞれＦＯＲ素子
４１１ 、４１２ＶＣおいて排他的論理和演算されると
ともに、この素子４１１ ＊ ４１２の出力はＯＲ素子
４２にて論理和演算が行なわれ、所定の出方信号ＯＵＴ
１を出力する。このときの論理演算式は、Ｙ＝（Ｘｌ
、、・ｘ２ｍ）＋ｃｘｌａ・Ｘ２８）＋ （Ｘｔｂ−Ｘ
２ｂ） ＋（石・Ｘ２ｂ）・・・町・・ （１）の如く
表わされる。なお、（１）式において、Ｙは出力（ＯＵ
ＴＩ）、Ｘｌａ（Ｘ２ｍ）は５ｌａ（８２ａ）がオンノ
とき０″で、オフのとき′１”となる信号、Ｘ１ｂ（Ｘ
２ｂ）は５ｌｂ（Ｓ２ｂ）がオンノときθ″で、オフの
とき１”となる信号であり、各信号の上に（−）記号が
付されたものはその反転信号を表わすものである。上記
（１）式において、ｙ＝ｏとなるためＫは、Ｘｔ、＝ｘ
２ａ＞よびＸ１ｂ＝ Ｘ２ｂｙりＥｒｆＵＲＫ成立ｆる
場合だけであシ、それ以外ではＹ＝１となる。
４１１ 、４１２ＶＣおいて排他的論理和演算されると
ともに、この素子４１１ ＊ ４１２の出力はＯＲ素子
４２にて論理和演算が行なわれ、所定の出方信号ＯＵＴ
１を出力する。このときの論理演算式は、Ｙ＝（Ｘｌ
、、・ｘ２ｍ）＋ｃｘｌａ・Ｘ２８）＋ （Ｘｔｂ−Ｘ
２ｂ） ＋（石・Ｘ２ｂ）・・・町・・ （１）の如く
表わされる。なお、（１）式において、Ｙは出力（ＯＵ
ＴＩ）、Ｘｌａ（Ｘ２ｍ）は５ｌａ（８２ａ）がオンノ
とき０″で、オフのとき′１”となる信号、Ｘ１ｂ（Ｘ
２ｂ）は５ｌｂ（Ｓ２ｂ）がオンノときθ″で、オフの
とき１”となる信号であり、各信号の上に（−）記号が
付されたものはその反転信号を表わすものである。上記
（１）式において、ｙ＝ｏとなるためＫは、Ｘｔ、＝ｘ
２ａ＞よびＸ１ｂ＝ Ｘ２ｂｙりＥｒｆＵＲＫ成立ｆる
場合だけであシ、それ以外ではＹ＝１となる。
つまシ、スイッチｓ１と８２によって指定される情報を
ビット毎に比較して、両者ともに一致したときのみｙ＝
ｏとなることから、制御モジュールが正しく実装されて
いるか否かを知ることができる。
ビット毎に比較して、両者ともに一致したときのみｙ＝
ｏとなることから、制御モジュールが正しく実装されて
いるか否かを知ることができる。
第３Ａ図はマイクロプロセッサの如き処理装置を用いた
比較器の実施例を示すブロック構成図である。同図にお
いて、４３はデータ入力レジスタ、４４はマイクロプロ
セッサの如き処理装置（ＣＰＵ）、４５はプログラムメ
モリ（ＲＯＭ）、４６はデータ出力レジスタ、４７社一
時メモリ（ＲＡＭ）である。
比較器の実施例を示すブロック構成図である。同図にお
いて、４３はデータ入力レジスタ、４４はマイクロプロ
セッサの如き処理装置（ＣＰＵ）、４５はプログラムメ
モリ（ＲＯＭ）、４６はデータ出力レジスタ、４７社一
時メモリ（ＲＡＭ）である。
実装位置または制御モジュールを指定する接点Ｓｌａ
、 ８２ａ 、 ＢｌｂおよびＳ２ｂのオン、オフ情報
は、ＣＰＵ４４のＲＤ（リード）コマン・ドによル、レ
ジスタ４３に一時記憶される。ＣＰＵ４４は、このレジ
スタ４３からのデータとＲＯＭ４５に記憶されているプ
ログラムとにもとづいて上記（１）式の演算を行なうが
、演算途中Ｏデータ社一時メモリ４７に記憶される。そ
して、ＣＰＵ４４にて演算された結果は、ＣＰＵ４４の
ＷＲ（ライト）コマｆ／ドによシレジスタ４６に書き込
まれるとともに、出力信号０ＵＴＩとして出力される。
、 ８２ａ 、 ＢｌｂおよびＳ２ｂのオン、オフ情報
は、ＣＰＵ４４のＲＤ（リード）コマン・ドによル、レ
ジスタ４３に一時記憶される。ＣＰＵ４４は、このレジ
スタ４３からのデータとＲＯＭ４５に記憶されているプ
ログラムとにもとづいて上記（１）式の演算を行なうが
、演算途中Ｏデータ社一時メモリ４７に記憶される。そ
して、ＣＰＵ４４にて演算された結果は、ＣＰＵ４４の
ＷＲ（ライト）コマｆ／ドによシレジスタ４６に書き込
まれるとともに、出力信号０ＵＴＩとして出力される。
第４図は警報回路の実施例を示す回路図である。
同図において、５１は表示ランプ、５２はトランジスタ
である。すなわち、第３．３Ａ図の如くして出力される
信号０ＵＴＩが警報回路５に与えられると、トランジス
タ５２がオンとなって表示ランプ５１が点灯するので、
これによシ注意を喚起するものである。なお、表示ラン
プ５１は点滅させるようにしてもよく、また、表示する
かわシに音にして出力するようＫしてもよい。
である。すなわち、第３．３Ａ図の如くして出力される
信号０ＵＴＩが警報回路５に与えられると、トランジス
タ５２がオンとなって表示ランプ５１が点灯するので、
これによシ注意を喚起するものである。なお、表示ラン
プ５１は点滅させるようにしてもよく、また、表示する
かわシに音にして出力するようＫしてもよい。
第５図は制御演算部の概略実施例を示す構成図である。
同図において、６１は制御演算部、６２はリレー、６３
はトランジスタ、６４はリレー６２の接点である。すな
わち、比較器の出力０ＵＴＩが論理“１”（ハイレベル
）になると、同図のトランジスタ６３がオンとなるため
、リレー６２が励磁される。これによって、常時はオン
となっている接点６４がオフとなシ、シたがって制御演
算部６１の出力が遮断される。なお、リレーの接点のか
わ、９Ｋ）ランジスタ等の半導体素子を用いることがで
きる。
はトランジスタ、６４はリレー６２の接点である。すな
わち、比較器の出力０ＵＴＩが論理“１”（ハイレベル
）になると、同図のトランジスタ６３がオンとなるため
、リレー６２が励磁される。これによって、常時はオン
となっている接点６４がオフとなシ、シたがって制御演
算部６１の出力が遮断される。なお、リレーの接点のか
わ、９Ｋ）ランジスタ等の半導体素子を用いることがで
きる。
以上のように、仁の発明によれば、制御モジュールの実
装すべき位置を指定する情報と実装された位置に対応す
る位置情報とから実装の適否を簡単な回路構成で容易に
判別することが可能となシ、さらに実装が正しくなされ
ていないときは警報を発するとともに、該当モジュール
からの出力をオフにするようにしているためシステム全
体の安全を図ることが可能になる利点金有するものであ
る。
装すべき位置を指定する情報と実装された位置に対応す
る位置情報とから実装の適否を簡単な回路構成で容易に
判別することが可能となシ、さらに実装が正しくなされ
ていないときは警報を発するとともに、該当モジュール
からの出力をオフにするようにしているためシステム全
体の安全を図ることが可能になる利点金有するものであ
る。
第１図は制御システムの一般的な構成例を示す外観図、
第２図はこの発明の実施例を示す全体構成図、第３図は
第２図におけるコンパレータの実施例を示す回路図、第
３Ａ図は同じくコンパレータの他の実施例を示す構成図
、第４図は警報回路の実施例を示す回路図、第５図は制
御演算部の実施例を示す構成図でおる。 符号説明 １ａ〜１ｆ・・・制御モジュール、２・・・収納シェル
フ、３ｍ、３ｂ・・・実装位置銘板、４・・・比較器、
５・・・警報回路、６・・・制御演算部、Ｓｌ、Ｓ２・
・・スイッチ、Ｓｌａ 、Ｓｌｂ 、Ｓ２ａ 、Ｓ２ｂ
・−・スイッチ接点、４１１゜４１２・・・排他的論
理和素子、４２・・・論理和素子、４３゜４６・・・レ
ジスタ、４４・・・処理装置（ＣＰＵ ）、４５・・・
ＲＯＭ、４７・・・ＲＡＭ、５１・・・表示ランプ、５
２゜６３・・・トランジスタ、６２・・・リレー、６４
・・・リレー接点、Ｒ・・・抵抗、Ｖｃｃ 、 Ｖｓｓ
・・・電源。 代理人 弁理士 並 木 昭 夫 代理人・弁理士 松 崎 清 第１図 （，４） 第２図 第 ３ 図 第３Ａ図 第４ｖＡ 第 ５ 図
第２図はこの発明の実施例を示す全体構成図、第３図は
第２図におけるコンパレータの実施例を示す回路図、第
３Ａ図は同じくコンパレータの他の実施例を示す構成図
、第４図は警報回路の実施例を示す回路図、第５図は制
御演算部の実施例を示す構成図でおる。 符号説明 １ａ〜１ｆ・・・制御モジュール、２・・・収納シェル
フ、３ｍ、３ｂ・・・実装位置銘板、４・・・比較器、
５・・・警報回路、６・・・制御演算部、Ｓｌ、Ｓ２・
・・スイッチ、Ｓｌａ 、Ｓｌｂ 、Ｓ２ａ 、Ｓ２ｂ
・−・スイッチ接点、４１１゜４１２・・・排他的論
理和素子、４２・・・論理和素子、４３゜４６・・・レ
ジスタ、４４・・・処理装置（ＣＰＵ ）、４５・・・
ＲＯＭ、４７・・・ＲＡＭ、５１・・・表示ランプ、５
２゜６３・・・トランジスタ、６２・・・リレー、６４
・・・リレー接点、Ｒ・・・抵抗、Ｖｃｃ 、 Ｖｓｓ
・・・電源。 代理人 弁理士 並 木 昭 夫 代理人・弁理士 松 崎 清 第１図 （，４） 第２図 第 ３ 図 第３Ａ図 第４ｖＡ 第 ５ 図
Claims (1)
- 互いに異なる所定の演算制御機能を有する複数の制御モ
ジュールを共通の収納シェルフ上の予め決められた位置
に実装することによシ所定の制御を行なう制御システム
において、前記各制御モジュールに収納シェルフ上の実
装すべき位置を指定する実装位置情報指定手段と、骸指
定手段からの位置情報と制御モジュールが実装されたと
き実装位置を介して与えられる位置情報とを比較して制
御モジュールが正しく実装されているか否かの信号を出
力する論理手段とを設け、いずれかの制御モジュールが
正しく実装されて込ないときは該論理手段からの出力に
よって警報動作を行なうとと本に該当制御モジュールか
らの出力を遮断することを特徴とする制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047224A JPS59173810A (ja) | 1983-03-23 | 1983-03-23 | 制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047224A JPS59173810A (ja) | 1983-03-23 | 1983-03-23 | 制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59173810A true JPS59173810A (ja) | 1984-10-02 |
Family
ID=12769215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58047224A Pending JPS59173810A (ja) | 1983-03-23 | 1983-03-23 | 制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59173810A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290219A (ja) * | 1988-09-27 | 1990-03-29 | Fuji Electric Co Ltd | カード誤装着保護回路 |
| JPH0263142U (ja) * | 1988-10-27 | 1990-05-11 | ||
| JPH02208768A (ja) * | 1989-02-09 | 1990-08-20 | Nec Corp | 情報処理装置 |
| JP2010205217A (ja) * | 2009-03-06 | 2010-09-16 | Fujitsu Ltd | 情報処理装置、識別情報設定プログラム、識別情報設定方法 |
-
1983
- 1983-03-23 JP JP58047224A patent/JPS59173810A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290219A (ja) * | 1988-09-27 | 1990-03-29 | Fuji Electric Co Ltd | カード誤装着保護回路 |
| JPH0263142U (ja) * | 1988-10-27 | 1990-05-11 | ||
| JPH02208768A (ja) * | 1989-02-09 | 1990-08-20 | Nec Corp | 情報処理装置 |
| JP2010205217A (ja) * | 2009-03-06 | 2010-09-16 | Fujitsu Ltd | 情報処理装置、識別情報設定プログラム、識別情報設定方法 |
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